JPS6276742A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

Info

Publication number
JPS6276742A
JPS6276742A JP60216802A JP21680285A JPS6276742A JP S6276742 A JPS6276742 A JP S6276742A JP 60216802 A JP60216802 A JP 60216802A JP 21680285 A JP21680285 A JP 21680285A JP S6276742 A JPS6276742 A JP S6276742A
Authority
JP
Japan
Prior art keywords
envelope
lid
semiconductor device
cover
mount
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP60216802A
Other languages
English (en)
Inventor
Isao Nagae
長栄 勲
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP60216802A priority Critical patent/JPS6276742A/ja
Publication of JPS6276742A publication Critical patent/JPS6276742A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/02Containers; Seals
    • H01L23/10Containers; Seals characterised by the material or arrangement of seals between parts, e.g. between cap and base of the container or between leads and walls of the container
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1515Shape
    • H01L2924/15153Shape the die mounting substrate comprising a recess for hosting the device
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/15165Monolayer substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161Cap
    • H01L2924/1615Shape
    • H01L2924/16195Flat cap [not enclosing an internal cavity]

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Die Bonding (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (発明の技術分野〕 本発明は固(Alffl像装置のように、半導体チップ
が収納された外囲器をガラスプレーI−等の、;一体に
よって月止ザる半導体装置及びその製)貴方法に関する
〔発明の技術向背nとその問題J、’X )第3図およ
び第4図1よ従来の、固体搬像素子の斜視図およびrV
 −IV線断面図である。この固体に伝装置は複数の亡
ラミック板が積層されて上部開放の外囲器1とマウント
部7の中央部分にマウントされる固体搬像素子等の゛ト
導体Tツブ3ど、この半導体デツプ3の電極とボンアイ
ングワイψ4によって接続される複数のり一ド2と、封
着剤6を介してマウント部子上部に接合されるガラスプ
レ−1−等の蓋体5とからなっている。この半導体装置
の組立ては、外囲器1のマウン(一部7に半導体チップ
3を接着し、ボンディングワイへア4によって半導体デ
ツプ3とリード2とを接続した後、封着剤6によって蓋
体5を取り付けることで行なわれる。
第5図おJ:び第6図はこの蓋体5と外囲器1の刈払を
示しでいる。外囲器1のマウント部7の上部開口部の寸
法はaxbであり、このマウント部7の間口部に取り付
けられる蓋体5はマウント部7と同形状をなずが、その
寸法は長さ、幅とも部品公差によるギャップαだけ小さ
く、(a−α)x(b−α)となっている。従って、こ
のようなギャップαだけ小さな蓋体5をマウント部に取
りf」ける場合には、蓋体5を所定の固定位置に正確に
取り付けることができず、第7図のように蓋体5が所定
位置から偏在することがある。そして、このように蓋体
5が偏在すると、気密性を損ない、不良品発生の原因と
なっている。
〔発明の[1的〕 本発明は上記事情を人頭してなされたもので、蓋体を外
囲器のマウン1一部に正確に取り付1ノることが可能な
半導体装置及びその製造方法を提供することを目的とし
ている。
〔発明の概要] 上記目的を達成づるため、本発明による半導体装置は、
外囲器の上端部に蓋体を位置決めするために切り込み部
を形成して、蓋体の取りイ・」けを正確に行なうように
したことを1!+ 微どしている。
また本発明による半導体装置の製造方法は外囲器の上端
部に切り込みを形成し、この切り込みを介して蓋体を治
具により直接保持し、前記蓋体を外囲器に対して位置決
めすることを特徴とする。
〔発明の実加例〕
本発明の一実施例による半導体装置を第1図に示す斜視
図および第2図に示づ。この半導体装置はセラミックか
らなる外囲器11ど、外囲器11内に収納される半導体
チップ13と、外囲器11に取り付けられる蓋体15で
構成される。外囲器11は複数のセラミック板が積層さ
れて形成され、外形が直方体状となってJ5す、上部開
放であって、内部には階段状の7921〜部17が形成
されている。半導体デツプ13はマウント部17の中央
部分に接着剤によって固着される。そして、゛外囲器1
1の外面には複数のリード12が列設されており、半導
体チップ13の電極とり一ド12とが金線のボンディン
グワイr14によって接続されるように41っている。
又、蓋体15はガラスプレート等の透光板からなり、低
融点ガラス等の封着剤16を介して外囲器11の上部に
固着される。なお、この固着に際し工は’l:i K 
15の上面と外囲器11の上面とが同一面となるように
、階段状のマウン1一部17の最上段に取りイ」けられ
て7921〜部17を封止づるようになっている。
このような半導体装置において、外聞Z 11の上部に
1品状の四部18が形成されている。この四部18は矩
形状外囲器11の各辺の中央部分に1箇所ずつ形成され
ると共に、その長さは外囲器11の外側面から蓋体15
の側面に達するJ、・〕になっている。この凹部18は
蓋体15の取り(11)の際に後述する位置出し治具の
脚部が挿入される。
すなわち、蓋体15を外囲器11の上面とl1TI−而
となるようにマウント部17に載置し、この載置後に第
2図に示すように、脚部が四部18に挿入される位置出
し治具20を使用して蓋体15を保持し、所定の固定位
置に位置合せすることで、蓋体15の正確な取り付りが
行なわれる。そして、この位置出し後は所定温度に加温
して封着剤16を溶融して蓋体15の固着が終了する。
従って、本実施例によれば、蓋体15を所定位置に正G
(【に固6できるから、マウント部17の良好な気密封
止ができ、不良品の発生を低減さU゛ることができる。
なお、本発明は、L記実施例に限らず、神々の変更が可
能であり、例えば、位置出し治具の構造によっては、凹
部を外囲器の各辺に2箇所以上形成してもよい。また治
具の構造ににって(Jリベての辺に形成しなくてもよい
(発明の効!Jり 以上のとJ3す、本発明によれば、蓋体の位置決めのた
めの凹部を外囲器に形成したから、蓋体を所定位置に正
確に固石でき、M(′Iづ−ろことがない。
このため、外囲器を確実に気密」4止することができ、
不良品の発生を防止し、歩留りを向、[させることがで
きる。
【図面の簡単な説明】
第1図および第2図は本発明の一実施例にJ、る固体搬
像装置の斜視図および断面図、第3図および第4図は従
来の固体陽像装置の斜視図および■−■線断面図、第5
図および第6図は従来の固体囮像装買の蓋体どマウント
部の寸法を示1所面図および平面図、第7図は従来発生
した固体元像装置の不良品の断面図である。 11・・・外囲器、12・・・す〜ド、13・・・半導
体デツプ、14・・・ボンディングワイヤ、15・・・
蓋体、16・・・封着剤、17・・・マウン1一部、1
8・・・四部。 懲 1 図 第2図

Claims (1)

  1. 【特許請求の範囲】 1、上部開放の外囲器内に半導体チップを収納し、この
    外囲器上部を封着剤を介して蓋体にて封止した半導体装
    置において、前記外囲器の上端部に前記蓋体を位置決め
    するための切り込み部が形成されていることを特徴とす
    る半導体装置。 2、特許請求の範囲第1項記載の装置において、前記外
    囲器が直方体状であり、前記切り込み部が前記外囲器の
    上端部の各辺に形成されていることを特徴とする半導体
    装置。 3、特許請求の範囲第1項または第2項記載の装置にお
    いて、前記封着剤が低融点ガラスであることを特徴とす
    る半導体装置。 4、上部開放の外囲器内に半導体チップを収納し、この
    外囲器上部を封着剤を介して蓋体にて封止する半導体装
    置の製造方法において、前記外囲器の上端部に切り込み
    を形成し、前記蓋体を前記切り込みを介して治具により
    直接保持し、前記蓋体を前記外囲器に対して位置決めす
    ることを特徴とする半導体装置の製造方法。
JP60216802A 1985-09-30 1985-09-30 半導体装置及びその製造方法 Pending JPS6276742A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP60216802A JPS6276742A (ja) 1985-09-30 1985-09-30 半導体装置及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP60216802A JPS6276742A (ja) 1985-09-30 1985-09-30 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
JPS6276742A true JPS6276742A (ja) 1987-04-08

Family

ID=16694113

Family Applications (1)

Application Number Title Priority Date Filing Date
JP60216802A Pending JPS6276742A (ja) 1985-09-30 1985-09-30 半導体装置及びその製造方法

Country Status (1)

Country Link
JP (1) JPS6276742A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5059558A (en) * 1988-06-22 1991-10-22 North American Philips Corp., Signetics Division Use of venting slots to improve hermetic seal for semiconductor dice housed in ceramic packages

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5059558A (en) * 1988-06-22 1991-10-22 North American Philips Corp., Signetics Division Use of venting slots to improve hermetic seal for semiconductor dice housed in ceramic packages

Similar Documents

Publication Publication Date Title
US5483024A (en) High density semiconductor package
JPS6347353B2 (ja)
JP2002118192A (ja) 半導体装置およびその製造方法
JPS5861651A (ja) マイクロサ−キツト・パツケ−ジ
JPH0430561A (ja) 半導体集積回路装置およびその実装構造
EP0098176A2 (en) The packaging of semiconductor chips
JPS6276742A (ja) 半導体装置及びその製造方法
JPS6224609A (ja) 減結合コンデンサとその製造方法
JP2002118191A (ja) 半導体装置およびその製造方法
JP2511136Y2 (ja) 電子部品用メタルパッケ―ジ
JP2788011B2 (ja) 半導体集積回路装置
JPS58194382A (ja) 発光装置用電極構体
JPH01179437A (ja) 半導体装置
JP3207020B2 (ja) 光パッケージ
JPH01257361A (ja) 樹脂封止型半導体装置
JPS61284951A (ja) 半導体装置
JPS6043660B2 (ja) 半導体装置
JPH0650991Y2 (ja) 半導体素子収納用パッケージ
JPS6056297B2 (ja) 集積回路素子の気密実装構造
JPH0249022B2 (ja) Handotaisochinoseizohoho
JPH1079461A (ja) 半導体集積回路装置およびその製造方法
JPS62274751A (ja) 半導体装置
JPS60148151A (ja) 半導体装置
JPS63226948A (ja) 混成集積装置
JPH01123442A (ja) 半導体装置用セラミツクパツケージ