JPS627576B2 - - Google Patents
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- JPS627576B2 JPS627576B2 JP55061914A JP6191480A JPS627576B2 JP S627576 B2 JPS627576 B2 JP S627576B2 JP 55061914 A JP55061914 A JP 55061914A JP 6191480 A JP6191480 A JP 6191480A JP S627576 B2 JPS627576 B2 JP S627576B2
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- 238000004092 self-diagnosis Methods 0.000 claims description 3
- 230000005856 abnormality Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 3
- 238000003745 diagnosis Methods 0.000 description 2
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
- G06F11/0757—Error or fault detection not based on redundancy by exceeding limits by exceeding a time limit, i.e. time-out, e.g. watchdogs
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- General Physics & Mathematics (AREA)
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Description
【発明の詳細な説明】
本発明は演算器に係り、特にデイジタル信号を
入力として記憶装置に収納されたプログラムにし
たがつて動作する処理装置を備えた演算器の改良
に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an arithmetic unit, and more particularly to an improvement in an arithmetic unit equipped with a processing device that receives digital signals as input and operates according to a program stored in a storage device.
従来、プロセス等の制御演算に使用されるマイ
クロプロセツサ（処理装置）を用いた演算器は、
第１図に示すように、プロセスからのアナログ入
力信号をマイクロプロセツサに適したデイジタル
信号に変換する入力部インターフエース回路１と
記憶装置２と、上記のデイジタル信号を入力とし
て記憶装置２に収納されたプログラムにしたがつ
て動作するマイクロプロセツサ３と、マイクロプ
ロセツサ３で得られたデイジタル信号をアナログ
信号等に変換する出力部インターフエース回路４
と、マイクロプロセツサ３の動作をリセツトする
リセツトスイツチ５とから構成してある。このよ
うな演算器においては、従来、入力信号が正常に
Ａ／Ｄ変換されているか、一定周期毎に定められ
た演算が行われているか、出力信号が演算結果通
りに出力されているか、電源電圧が正常であるか
否かなどの機器の動作を各演算周期毎にチエツク
している。そしてこのチエツク中に異常が検出さ
れると、ウオツチドツグタイマー（図示せず）が
動作し、マイクロプロセツサ３を停止し、出力信
号を保持するなどのプログラムや機能を備えてい
る。なお、リセツトスイツチ５は必要により手動
で閉路し、マイクロプロセツサ３をリセツトする
ようにしている。しかしながら、１周期毎に上述
の診断を行うようにしてある従来の演算器には、
演算周期の時間を短かくする場合、入力部インタ
ーフエース回路１、記憶装置２およびマイクロプ
ロセツサ３をより高速のものとしなければなら
ず、高価なものになつてしまうという欠点があ
る。 Conventionally, arithmetic units using microprocessors (processing devices) used for control calculations of processes, etc.
As shown in Figure 1, there is an input section interface circuit 1 that converts an analog input signal from a process into a digital signal suitable for a microprocessor, a storage device 2, and a storage device 2 that stores the digital signal as input. a microprocessor 3 that operates according to a programmed program; and an output interface circuit 4 that converts digital signals obtained by the microprocessor 3 into analog signals etc.
and a reset switch 5 for resetting the operation of the microprocessor 3. Conventionally, in such arithmetic units, it has been necessary to check whether input signals are being A/D converted normally, whether predetermined calculations are being performed at regular intervals, whether output signals are being output according to the calculation results, and whether the power supply The operation of the equipment, such as whether the voltage is normal or not, is checked every calculation cycle. If an abnormality is detected during this check, a watchdog timer (not shown) operates, stops the microprocessor 3, and holds the output signal. Note that the reset switch 5 is manually closed to reset the microprocessor 3 if necessary. However, in conventional computing units that perform the above-mentioned diagnosis every cycle,
If the calculation cycle time is to be shortened, the input section interface circuit 1, storage device 2, and microprocessor 3 must be made faster, which has the drawback of making them expensive.
本発明は上記に鑑みてなされたもので、その目
的とするところは、演算器の診断を異常時のとき
だけ行うことができ、演算周期を容易に短縮する
ことができる演算器を提供することにある。 The present invention has been made in view of the above, and its purpose is to provide a computing unit that can diagnose the computing unit only when an abnormality occurs and that can easily shorten the calculation cycle. It is in.
本発明の特徴は、出力部インターフエース回路
を介して処理装置の演算周期に応じたタイマーセ
ツトパルス信号を受けてから第１の所定時間T1
経過しても次のタイマーセツトパルス信号を受け
ないときに上記所定時間T1より著しく短い第２
の所定時間T2の間だけ出力信号を送出してリセ
ツトスイツチを動作させて上記処理装置をリセツ
トさせ、自己診断と演算器のイニシアライズを行
わせ、上記タイマーセツトパルス信号を受けてか
ら上記第１の所定時間T1よりT2以上長い第３の
所定時間T3経過しても次のタイマーセツトパル
ス信号を受けないときは出力信号を送出し続けて
上記リセツトスイツチの動作を保持し続け、上記
処理装置を停止させるようにするタイマー回路を
備えた構成とした点にある。 A feature of the present invention is that a first predetermined time T 1 is elapsed after receiving a timer set pulse signal corresponding to the calculation cycle of the processing device via the output section interface circuit.
When the next timer set pulse signal is not received even after the elapse of time, the second timer is significantly shorter than the predetermined time T1 .
The reset switch is operated by transmitting an output signal for only a predetermined time T2 to reset the processing unit, perform self-diagnosis and initialize the arithmetic unit, and after receiving the timer set pulse signal, start the processing unit. If the next timer set pulse signal is not received even after a third predetermined time T3 which is longer than the first predetermined time T1 by T2 or more , the reset switch continues to output the output signal and maintain the operation of the reset switch; The present invention has a configuration including a timer circuit for stopping the processing device.
以下本発明を第２図、第３図に示した実施例お
よび第４図、第５図を用いて詳細に説明する。 The present invention will be explained in detail below with reference to the embodiment shown in FIGS. 2 and 3, and FIGS. 4 and 5.
第２図は本発明の演算器の一実施例を示すブロ
ツク図である。第２図において、第１図と同機能
を有するものは同じ符号で示し、説明を省略す
る。第２図においては、マイクロプロセツサ（処
理装置）３において所定周期で繰り返し実行され
るプログラムの最後に出力部インターフエース回
路４を介してマイクロプロセツサ３からタイマー
セツトパルス信号を得て、このパルス信号でタイ
マー回路６を動作させ、タイマー回路６の出力信
号でリセツトスイツチ５を閉路してマイクロプロ
セツサ３をリセツトするようにしてある。 FIG. 2 is a block diagram showing one embodiment of the arithmetic unit of the present invention. In FIG. 2, components having the same functions as those in FIG. 1 are designated by the same reference numerals, and their explanations will be omitted. In FIG. 2, a timer set pulse signal is obtained from the microprocessor 3 via the output section interface circuit 4 at the end of a program that is repeatedly executed at a predetermined period in the microprocessor (processing device) 3. The signal operates the timer circuit 6, and the output signal of the timer circuit 6 closes the reset switch 5 to reset the microprocessor 3.
第３図は第２図のタイマー回路６の一実施例を
示す回路図、第４図は第３図の各部信号のタイム
チヤートである。第３図において、６１〜６３は
それぞれ時定数T1，T2，T3の単安定マルチバイ
ブレータで、T3＞T1≫T2となつている。６４は
OR回路である。 FIG. 3 is a circuit diagram showing one embodiment of the timer circuit 6 of FIG. 2, and FIG. 4 is a time chart of various signals of FIG. 3. In FIG. 3, 61 to 63 are monostable multivibrators with time constants T 1 , T 2 , and T 3 , respectively, where T 3 >T 1 >> T 2 . 64 is
It is an OR circuit.
いま、第４図ａに示す第２図の出力部インター
フエース４からのタイマーセツトパルス信号ａが
単安定マルチバイブレータ６１のＡ入力端子に入
力すると、単安定マルチバイブレータ６１のＱ出
力ｂは“１”レベルとなり、パルス信号ａが周期
的に入力しているときは、その状態を保持し続け
る。しかし、時間T1を経過しても次のパルス信
号ａが入力しないときは、第４図ｂに示すよう
に、Ｑ出力ｂが“０”レベルとなる。Ｑ出力ｂが
“０”レベルになると、Ｑ出力ｂが単安定マルチ
バイブレータ６２のＢ入力端子に入力させてある
ので、単安定マルチバイブレータ６２の出力ｃ
が、第４図ｃに示すように時間T2の間“１”レ
ベルとなる。この信号ｃはOR回路６４を介して
第２図のリセツトスイツチ５に与えられ、スイツ
チ５を時間T2の間閉路する。スイツチ５が閉路
すると、第５図ａに示すように、マイクロプロセ
ツサ３がリセツトされ、自己診断と演算器のイニ
シアライズが行なわれ、異常がなければ、時間
T2後出力ｃが“０”レベルとなつて、スイツチ
５が再び開路したときに、第５図ｂに示すよう
に、所定周期毎に周期チエツク、演算実行、タイ
マーセツト（タイマーセツトパルス信号の送出）
の処理が平常通り繰り返し実行される。一方、パ
ルス信号ａは単安定マルチバイブレータ６３のＡ
入力端子にも入力させてあり、パルス信号ａが入
力すると、単安定マルチバイブレータ６３の出
力ｄが“０”レベルとなり、パルス信号ａが周期
的に入力しているときはその状態を保持し続け
る。しかし、時間T3を経過、すなわち、第４図
ｃに示す出力ｃによる短時間リセツト後もパルス
信号ａが入力しないときは、第４図ｄに示すよう
に、単安定マルチバイブレータ６３の出力ｄが
“１”レベルとなり、この出力ｄがOR回路６４を
介してリセツトスイツチ５に与えられ、再びスイ
ツチ５を閉路し続け、マイクロプロセツサ３を停
止させる。また、この出力ｄは、演算器の異常を
監視者に知らせる信号としても使用する。 Now, when the timer set pulse signal a from the output part interface 4 of FIG. 2 shown in FIG. 4a is input to the A input terminal of the monostable multivibrator 61, the Q output b of the monostable multivibrator 61 becomes "1". " level, and when the pulse signal a is input periodically, that state continues to be maintained. However, if the next pulse signal a is not input even after time T1 has elapsed, the Q output b goes to the "0" level, as shown in FIG. 4b. When the Q output b reaches the "0" level, the output c of the monostable multivibrator 62 changes because the Q output b is input to the B input terminal of the monostable multivibrator 62.
is at the "1" level for a time T2 , as shown in FIG. 4c. This signal c is applied to the reset switch 5 of FIG. 2 via the OR circuit 64, closing the switch 5 for a time T2 . When the switch 5 is closed, the microprocessor 3 is reset as shown in FIG.
After T2, when the output c becomes "0" level and the switch 5 is opened again, as shown in FIG. sending)
The process is repeated as usual. On the other hand, the pulse signal a is A of the monostable multivibrator 63.
It is also input to the input terminal, and when the pulse signal a is input, the output d of the monostable multivibrator 63 becomes "0" level, and continues to maintain that state when the pulse signal a is input periodically. . However, if the pulse signal a is not input even after the time T3 elapses, that is, after the short-term reset by the output c shown in FIG. 4c, the output d of the monostable multivibrator 63 as shown in FIG. goes to the "1" level, and this output d is applied to the reset switch 5 via the OR circuit 64 to keep the switch 5 closed again and stop the microprocessor 3. Further, this output d is also used as a signal to notify a supervisor of an abnormality in the arithmetic unit.
上記した本発明の実施例によれば、タイマー回
路６を設け、所定周期で実行されるマイクロプロ
セツサ３でのプログラムの実行時間の異常を検出
したときのみ、リセツトスイツチ５を短時間閉路
し、マイクロプロセツサ３をリセツトして自己診
断させるようにし、異常がないときは、正常動作
に戻すようにしたので、従来、正常動作時におい
ても各演算周期毎に自己診断させていたのを異常
時のみに行うようにすることが可能になり、容易
に処理周期の短縮化をはかることができる。ま
た、自己診断後、引続き実行時間の異常があるこ
とを上記タイマー回路６が検出したときにマイク
ロプロセツサ３を停止させるようにしているの
で、ノイズ等による一時的なマイクロプロセツサ
３の暴走の場合は、マイクロプロセツサ３を停止
させないようにすることができ、信頼性を向上す
ることができる。 According to the embodiment of the present invention described above, the timer circuit 6 is provided, and the reset switch 5 is closed for a short time only when an abnormality in the execution time of the program in the microprocessor 3, which is executed at a predetermined cycle, is detected. The microprocessor 3 is reset and self-diagnosed, and if there is no abnormality, it returns to normal operation. This allows the processing to be performed only once, and the processing cycle can be easily shortened. Furthermore, since the microprocessor 3 is stopped when the timer circuit 6 detects that there is a continued abnormality in the execution time after the self-diagnosis, the microprocessor 3 can be prevented from temporarily running out of control due to noise or the like. In this case, the microprocessor 3 can be prevented from stopping, and reliability can be improved.
なお、上記した実施例では、マイクロプロセツ
サ３における周期毎の処理が終了した時にタイマ
ーセツトパルス信号ａを出力するようにしたが、
これを各周期内で所定時間毎に複数個出力するよ
うにしてもよく、このようにすると、演算器の暴
走をさらに短時間で検出することができるという
新たな効果がある。 In the above embodiment, the timer set pulse signal a is output when the microprocessor 3 completes the processing for each cycle.
A plurality of these signals may be outputted at predetermined time intervals within each period, and in this case, there is a new effect that runaway of the arithmetic unit can be detected in a shorter time.
以上説明したように、本発明によれば、演算器
の診断を異常時のときだけ自動的に行うようにし
ているので、演算周期を容易に短縮できるという
効果がある。 As described above, according to the present invention, since the diagnosis of the computing unit is automatically performed only when an abnormality occurs, there is an effect that the computing cycle can be easily shortened.
第１図は従来の演算器のブロツク図、第２図は
本発明の演算器の一実施例を示すブロツク図、第
３図は第２図のタイマー回路の一実施例を示す回
路図、第４図は第３図の各部信号のタイムチヤー
ト、第５図は本発明の演算器のマイクロプロセツ
サの処理の一実施例を示すフローチヤートであ
る。
１…入力部インターフエース回路、２…記憶装
置、３…マイクロプロセツサ（処理装置）、４…
出力部インターフエース回路、５…リセツトスイ
ツチ、６…タイマー回路、６１〜６３…単安定マ
ルチバイブレータ、６４…OR回路。
FIG. 1 is a block diagram of a conventional arithmetic unit, FIG. 2 is a block diagram showing an embodiment of the arithmetic unit of the present invention, and FIG. 3 is a circuit diagram showing an embodiment of the timer circuit of FIG. FIG. 4 is a time chart of various signals in FIG. 3, and FIG. 5 is a flowchart showing an embodiment of processing by the microprocessor of the arithmetic unit of the present invention. DESCRIPTION OF SYMBOLS 1...Input section interface circuit, 2...Storage device, 3...Microprocessor (processing device), 4...
Output section interface circuit, 5... Reset switch, 6... Timer circuit, 61 to 63... Monostable multivibrator, 64... OR circuit.
Claims (1)
インターフエース回路と、前記デイジタル信号を
入力とし記憶装置に収納されたプログラムにした
がつて動作する処理装置と、該処理装置で得られ
たデイジタル信号を出力信号に変換する出力部イ
ンターフエース回路と、前記処理装置の動作をリ
セツトするリセツトスイツチとからなる演算器に
おいて、前記出力部インターフエース回路を介し
て前記処理装置の演算周期に応じたタイマーセツ
トパルス信号を受けてから第１の所定時間T1経
過しても次のタイマーセツトパルス信号を受けな
いときに前記所定時間T1より著しく短い第２の
所定時間T2の間だけ出力信号を送出して前記リ
セツトスイツチを動作させて前記処理装置をリセ
ツトさせ、自己診断と演算器のイニシアライズを
行わせ、前記タイマーセツトパルス信号を受けて
から前記第１の所定時間T1よりT2以上長い第３
の所定時間T3経過しても次のタイマーセツトパ
ルス信号を受けないときは出力信号を送出し続け
て前記リセツトスイツチの動作を保持し続け、前
記処理装置を停止させるようにするタイマー回路
を備えていることを特徴とする演算器。1. An input interface circuit that converts an input signal into a digital signal, a processing device that receives the digital signal as input and operates according to a program stored in a storage device, and outputs the digital signal obtained by the processing device. In an arithmetic unit consisting of an output interface circuit for converting into a signal and a reset switch for resetting the operation of the processing device, a timer set pulse signal corresponding to the operation cycle of the processing device is sent via the output interface circuit. When the next timer set pulse signal is not received even after a first predetermined time T1 has elapsed since receiving the timer set pulse signal, the output signal is sent out only for a second predetermined time T2 , which is significantly shorter than the predetermined time T1 . The reset switch is operated to reset the processing device to perform self-diagnosis and initialization of the arithmetic unit, and the third predetermined time period T 2 or more is longer than the first predetermined time T 1 after receiving the timer set pulse signal.
and a timer circuit that continues to send out an output signal to maintain the operation of the reset switch and stop the processing device when the next timer set pulse signal is not received after a predetermined period of time T3 has elapsed. A computing unit characterized by:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6191480A JPS56157532A (en) | 1980-05-09 | 1980-05-09 | Arithmetic device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6191480A JPS56157532A (en) | 1980-05-09 | 1980-05-09 | Arithmetic device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56157532A JPS56157532A (en) | 1981-12-04 |
| JPS627576B2 true JPS627576B2 (en) | 1987-02-18 |
Family
ID=13184898
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6191480A Granted JPS56157532A (en) | 1980-05-09 | 1980-05-09 | Arithmetic device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56157532A (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52119836A (en) * | 1976-04-02 | 1977-10-07 | Hitachi Ltd | Calculator control system |
| JPS5559559A (en) * | 1978-10-30 | 1980-05-06 | Hitachi Ltd | Runaway detector for stored program control unit |
-
1980
- 1980-05-09 JP JP6191480A patent/JPS56157532A/en active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52119836A (en) * | 1976-04-02 | 1977-10-07 | Hitachi Ltd | Calculator control system |
| JPS5559559A (en) * | 1978-10-30 | 1980-05-06 | Hitachi Ltd | Runaway detector for stored program control unit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56157532A (en) | 1981-12-04 |
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