JPS6273630U - - Google Patents
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- Publication number
- JPS6273630U JPS6273630U JP16435485U JP16435485U JPS6273630U JP S6273630 U JPS6273630 U JP S6273630U JP 16435485 U JP16435485 U JP 16435485U JP 16435485 U JP16435485 U JP 16435485U JP S6273630 U JPS6273630 U JP S6273630U
- Authority
- JP
- Japan
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- input
- flop
- flip
- output
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- Pending
Links
- 238000001514 detection method Methods 0.000 claims description 6
- 230000000630 rising effect Effects 0.000 claims 4
- 238000010586 diagram Methods 0.000 description 4
Landscapes
- Logic Circuits (AREA)
- Manipulation Of Pulses (AREA)
Description
第1図は本考案の実施例の回路図、第2図及び
第3図は同上の動作説明用のタイムチヤート、第
4図は2相クロツクの波形図、第5図は従来例の
回路構成図、第6図は別の従来例の回路図、第7
図及び第8図は同上の動作説明用のタイムチヤー
トであり、2a,2bは立ち上がり検出回路、3
a,3b,5a,5bはNANDゲート、4a,
4bはフリツプフロツプ、7a,7bは立ち下が
り検出回路である。
第3図は同上の動作説明用のタイムチヤート、第
4図は2相クロツクの波形図、第5図は従来例の
回路構成図、第6図は別の従来例の回路図、第7
図及び第8図は同上の動作説明用のタイムチヤー
トであり、2a,2bは立ち上がり検出回路、3
a,3b,5a,5bはNANDゲート、4a,
4bはフリツプフロツプ、7a,7bは立ち下が
り検出回路である。
Claims (1)
- 各相毎に設けられ夫々の相の入力の夫々の立ち
上がりを検出する立ち下がり検出回路と立ち上が
りを検出する立ち上がり検出回路とを備えるとと
もに、各相毎に設けられ当該相の入力が”H”期
間中に相手相の立ち上がり検出信号が有るとセツ
トされて出力を発生し且つ相手相の入力が”L”
の期間中クリアされるフリツプフロツプと、各フ
リツプフロツプに対応して設けられ当該相の入力
の立ち下がり検出信号の入力時に当該フリツプフ
ロツプの上記出力を通過させるゲート手段とを備
えたことを特徴とする2相クロツク判別回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16435485U JPS6273630U (ja) | 1985-10-25 | 1985-10-25 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16435485U JPS6273630U (ja) | 1985-10-25 | 1985-10-25 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6273630U true JPS6273630U (ja) | 1987-05-12 |
Family
ID=31093396
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16435485U Pending JPS6273630U (ja) | 1985-10-25 | 1985-10-25 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6273630U (ja) |
-
1985
- 1985-10-25 JP JP16435485U patent/JPS6273630U/ja active Pending
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