JPS627159A - Semiconductor device - Google Patents
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置、特にホットエレクトロントランジ
スタ（以下ＨＥＴという）に係わる。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor device, and particularly to a hot electron transistor (hereinafter referred to as HET).
本発明はＨＥＴにおいて、そのエミッタバリア層をベー
ス電極とり出し部上に延在して設け、ベース電極をこの
エミッタバリア層の延在部を雪道してアロイさせたアロ
イ電極構造となし、ＨＥＴの製造の簡易化とベース幅（
ベースの厚さ）の縮減化、従って輸送効率の向上、更に
ベース直列抵抗の低減化、信頼性の向上等をはかる。The present invention provides an alloy electrode structure in which the emitter barrier layer is provided extending over the base electrode extraction part, and the base electrode is alloyed by snow-covering the extended part of the emitter barrier layer in the HET. Simplification of manufacturing and base width (
This aims to reduce the base thickness (thickness of the base), thereby improving transport efficiency, further reducing base series resistance, and improving reliability.
従来、通常のＨＥＴは、第４図にその路線的拡大断面図
を示すように、例えばｎ型の低比抵抗のＧａＡｓ基板＜
１）上にｎ型のＧａＡｓ層よりなるコレクタ（２）と、
更にこれの上にノンドープのＡｌＧａＡｓ層よりなるコ
レクタバリア層（３）と、ｎ型のＧａＡｓ層より°なる
ベース（４）と、ノンドープのＡｌＧａＡｓ層よりなる
エミッタバリア層（５）と、ｎ型のＧａＡｓ層よりなる
エミッタ（６）とが順次積層されてなる。Conventionally, a normal HET is made of, for example, an n-type low resistivity GaAs substrate, as shown in an enlarged cross-sectional view in FIG.
1) a collector (2) made of an n-type GaAs layer thereon;
Furthermore, on top of this, a collector barrier layer (3) made of a non-doped AlGaAs layer, a base (4) made of an n-type GaAs layer, an emitter barrier layer (5) made of a non-doped AlGaAs layer, and an n-type Emitters (6) made of GaAs layers are sequentially stacked.
・（７１、（８）及び（９）は夫々コレクタ電極、ベー
ス電極及びエミッタ電極を示す。Ｅ、Ｂ及びＣは夫々そ
のエミッタ、ベース及びコレクタの各端子を示す。- (71, (8) and (9) indicate the collector electrode, base electrode and emitter electrode, respectively. E, B and C indicate the emitter, base and collector terminals, respectively).
この構成によるＨＥＴは、エミッタ電極Ｅを接地し、コ
レクタ端子Ｃに＋Ｖｃｃを印加する。そして、エミッタ
ーベース各端子Ｅ−Ｂ間に所定のオン電圧ＶＢＥを印加
することｄよってエミッタ（６）からその多数キャリア
（電子）がベース層（４）に注入される。第５図は、こ
のＨＥＴのコンダクションバンドの底のエネルギーレベ
ルを示すモデル−図で、同図において鎖線はフェルミレ
ベルＥＦを示している。第５図Ａは、各端子に電圧が印
加されていない状態をモデル的に示す、第５図Ｂはエミ
ッタ端子Ｅ−コレクタ端子Ｃ間に、コレクタＣ側を正と
する電圧Ｖｃｃが印加された状態をモデル的に示したも
のである。また第５図Ｂ中、破線はエミッタ端子Ｅ−ベ
ース端子Ｂ間に電圧を印加しない状態を示す。同図中実
線はエミッターベース間にベース側を正する所要のオン
電圧ｖＢεを印加した状態を示す、電圧Ｖｃｃ及びＶＢ
Ｅが印加された状態では第５図Ｂの実線で示されるよう
にエミッタ（６）からその多数キャリア（電子）がエミ
ッタバリア層（５）を突き抜けるか、或いは乗り超える
ことによるトンネル或いはサーミオニックスエミッシッ
ンが生じ、このキャリアがベース層（４）に注入される
。In the HET with this configuration, the emitter electrode E is grounded and +Vcc is applied to the collector terminal C. Then, by applying a predetermined on-voltage VBE between each emitter-base terminal E-B, the majority carriers (electrons) are injected from the emitter (6) into the base layer (4). FIG. 5 is a model diagram showing the energy level at the bottom of the conduction band of this HET, in which the chain line indicates the Fermi level EF. Figure 5A shows a model of a state in which no voltage is applied to each terminal, and Figure 5B shows a state in which a voltage Vcc is applied between emitter terminal E and collector terminal C, with the collector C side being positive. This is a model representation of the state. Further, in FIG. 5B, the broken line indicates a state in which no voltage is applied between the emitter terminal E and the base terminal B. The solid line in the figure shows the state in which the required on-voltage vBε for correcting the base side is applied between the emitter and the base, and the voltages Vcc and VB
When E is applied, as shown by the solid line in FIG. 5B, majority carriers (electrons) from the emitter (6) penetrate or overcome the emitter barrier layer (5), resulting in tunneling or thermionics emitter formation. A thin beam occurs, and the carriers are injected into the base layer (4).
この場合、トンネル電流に比べ、サーミオニックエミッ
ション電流が無視できる位のバリアの高さを有するエミ
ッタバリア層とされる。そしてこのときオン電圧ＶＢＥ
が印加された状態では、このベースに注入された大きな
運動エネルギーを有する電子、いわゆるホット−エレク
トロンがコレクタに向うが、このときこの電子の一部は
、ベー′ス中において散乱によって方向が変わづたりエ
ネルギーを失ってこのベースのコンダクションバンドの
底に落ちてこれがベース電流ＩＢとなり、コレクタバリ
ア層を超えてコレクタに達した他の電子はコレクタ電流
１ｃとなる。このときヱミッタ電流！。In this case, the emitter barrier layer has a barrier height such that the thermionic emission current can be ignored compared to the tunnel current. At this time, the on-voltage VBE
When is applied, electrons with large kinetic energy, so-called hot electrons, injected into the base head toward the collector, but at this time, some of these electrons do not change direction due to scattering within the base. The electrons lose their energy and fall to the bottom of the conduction band of the base, which becomes the base current IB.Other electrons that have crossed the collector barrier layer and reached the collector become the collector current 1c. At this time, emitter current! .
はＩＭ＝ＩＢ＋Ｉｃであり、電流利得βはＢ
尚、Ｂ−Ｅ間に電圧ＶＢｇが与えられない状態ではエミ
ツタ層からベース層への注入キャリアの減少をきたすと
共に、この注入キャリアに対するコレクタバリア層のバ
リアの高さが高くなることによってコレクタ向うキャリ
アが阻止され、これによってコレクタ電流ＩＣが抑制さ
れる。従って、このベースＢに対する印加電圧によって
結果的に通常のトランジスタにおけると同様にオン・オ
フの動作がなされる。is IM=IB+Ic, and the current gain β is B. Note that when voltage VBg is not applied between BE and E, carriers injected from the emitter layer to the base layer decrease, and the collector barrier layer increases with respect to these injected carriers. By increasing the height of the barrier, carriers toward the collector are blocked, thereby suppressing the collector current IC. Therefore, the applied voltage to the base B results in on/off operation similar to that of a normal transistor.
このような構造によるＨＥＴの製造は、通常先ず基鈑（
１）上に順次コレクタ（２）、コレクタバリア層（３）
、ベース（４）、エミッタバリア層（５）、エミッタ（
６）の各半導体層を、例えば金属有機物による気相成長
法（ＭＯＣＶＤ ： Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃ
ｈｅａ＋１ｃａｌ Ｖａｐｏｒ［１ｅｐｏｓｉ ｔｉｏ
ｎ）によるＣＶＤ作業によって連続的に形成する。次に
ベース（４）に対するベース電極（８）のとり出し部上
のエミッタ（６）とこれの下のエミッタバリア層（５）
を部分的に排除する。このエミッタ（６）及びエミッタ
バリア層（５）の部分的排除は、平坦なエツチングが可
能なドライエツチング例えばＣＣｌ２Ｆ２ガス又はＣＧ
１２Ｆ２ ＋ Ｈｅガスを用いた反応性イオンエツチン
グによって先ずエミッタ（６）をエツチング除去し、そ
の後ウェットエツチング又はドライエツチングによって
エミッタバリア層（５）をとり除いて、ベース（４）の
ベース電極とり出し部を外部に露出するという方法がと
られる。To manufacture a HET with such a structure, the basic plate (
1) Collector (2) and collector barrier layer (3) sequentially on top
, base (4), emitter barrier layer (5), emitter (
6) Each semiconductor layer is formed by, for example, a metal organic chemical vapor deposition method (MOCVD).
hea+1cal Vapor[1epositio
Continuously formed by CVD operation according to n). Next, the emitter (6) on the extraction part of the base electrode (8) with respect to the base (4) and the emitter barrier layer (5) below this.
Partially eliminate. This partial elimination of the emitter (6) and emitter barrier layer (5) can be carried out by dry etching, such as CCl2F2 gas or CG gas, which allows flat etching.
First, the emitter (6) is etched away by reactive ion etching using 12F2 + He gas, and then the emitter barrier layer (5) is removed by wet etching or dry etching, and the base electrode extraction portion of the base (4) is removed. The method is to expose the information to the outside.
このドライエツチングによる場合、ＡｌＧａＡｓよりな
るエミッタバリア層（５）に対するドライエツチングの
エツチング速度は、ＧａＡｓよりなるエミッタ（６）に
対するそれの１／ ２００程度に極めて遅いものである
ので、エミッタ（６）に対するドライエツチングをなす
時、そのエツチングの深さがエミッタバリア層（５）に
達する時、見かけ上エツチングが停止ないしは急激に停
滞するので、その時点でドライエツチングを停止すれば
、先ずエミッタ（６）の排除は確実に、しかも平坦な面
として選択的にエツチングされ、続いてエミッタバリア
層（５）に対して一ウェットエツチング又はドライエツ
チングを行えばエミッタ（６）及びエミッタバリア層（
５）の双方に関してウェットエツチングを行う場合に比
してベース（４）のベース電極とり出し部の表面を比較
的平坦な面として露出させることができる。In this dry etching, the etching rate for the emitter barrier layer (5) made of AlGaAs is extremely slow, about 1/200 of that for the emitter (6) made of GaAs. When performing dry etching, when the etching depth reaches the emitter barrier layer (5), the etching appears to stop or suddenly stagnates, so if dry etching is stopped at that point, the emitter (6) will be The removal is ensured and the emitter barrier layer (5) is etched selectively as a flat surface.
Compared to the case where wet etching is performed for both of 5), the surface of the base electrode extraction portion of the base (4) can be exposed as a relatively flat surface.
しかしながら、このような方法による場合においても、
エミッタバリア層を制御性良く除去することは困難であ
り又多少のエツチングの進行むら即ちエツチング面の凹
凸が生じることは避けられない。However, even when using this method,
It is difficult to remove the emitter barrier layer with good control, and it is inevitable that the etching progresses to some extent unevenly, that is, the etched surface becomes uneven.
このため、ベース電極のとり出し部においてそのエツチ
ングがベース（４）を突き抜けることがないように、ベ
ース（４）の厚さは、 ５００〜１０００人程゛度の厚
さに選定されることが余儀なくされている。Therefore, in order to prevent the etching from penetrating the base (4) at the extraction part of the base electrode, the thickness of the base (4) is selected to be approximately 500 to 1000 degrees. I'm forced to.
また実際上ベース電極（８）を被着すべく露出されたベ
ース（４）の表面には、表面準位による空乏層が広がり
、これによってベース電極（８）とベースの動作領域即
ちエミッタ（６）の直下における部分との間の実質的幅
（厚さ）が表面空乏層によって狭められ、これがベース
直列抵抗を高めることになるのでこの点からもベース（
４）の厚さは充分小にすることができない。そのそのた
め、この種ＨＥＴにおいてはベース（４）のベース幅を
小にする上に制約がありここにおけるキャリアの輸送効
率を充分高めることができず前述の電流利得βの向上が
充分はかれないという問題がある。In addition, a depletion layer due to surface states spreads on the surface of the base (4) that is exposed to which the base electrode (8) is actually deposited, and this causes the active region of the base electrode (8) and the base, that is, the emitter (6). ) is narrowed by the surface depletion layer, which increases the base series resistance.
The thickness of 4) cannot be made sufficiently small. Therefore, in this type of HET, there are restrictions on reducing the base width of the base (4), and the carrier transport efficiency here cannot be sufficiently increased, making it impossible to sufficiently improve the current gain β mentioned above. There's a problem.
上述したように従来のＨＥＴにおいてはそのベース幅を
充分小にすることができないとか或いはこのベース幅を
小にすればベース電極とり出し部においての突き抜は等
による信頼性の低下或いはベース直列抵抗の増大化等の
問題点を有する。As mentioned above, in conventional HETs, the base width cannot be made sufficiently small, or if the base width is made small, the reliability may be lowered due to punch-through at the base electrode extraction part, etc., or the base series resistance may be reduced. There are problems such as an increase in
本発明においてはこのような諸問題を解消しベース幅を
充分小にしてコレクタへのキャリーアの輸送効率を高め
る電流利得、電流増幅率の向上を図りしかもベース幅即
ちベース層の厚さを小とするにも拘らず信頼性の低下を
回避し、またベース抵抗の増大化を回避することができ
るようにした半導体装置、特にＨＥＴを提供するもので
ある。In the present invention, these problems are solved, and the base width is made sufficiently small to improve the current gain and current amplification factor that increases carrier transport efficiency to the collector. The object of the present invention is to provide a semiconductor device, particularly a HET, which can avoid a decrease in reliability and an increase in base resistance despite the above.
第１図を参照して本発明による半導体装置即ちＨＥＴを
説明する。第１図において第３図と対応する部分には同
一符号を付す。A semiconductor device, ie, HET, according to the present invention will be explained with reference to FIG. In FIG. 1, parts corresponding to those in FIG. 3 are given the same reference numerals.
本発明においてはエミッタ（６）、ベース（４）、コレ
クタ（２）間にエミッタバリア層（５）、コレクタバリ
ア層（３）を半導体装置即ちＨＥＴにおいて、そのベー
。In the present invention, an emitter barrier layer (5) and a collector barrier layer (3) are provided between an emitter (6), a base (4), and a collector (2) in a semiconductor device, that is, a HET.
ス（４）のこれに対するベース電極を被着する部分即ち
ベース電極とり出し部上にエミッタバリア層（５）を延
在させ、この延在部（５ａ）上にベース電極（８）をこ
の延在部（５ａ）の全厚さを突き抜はベース（４）に達
する深さにアロイを行ったアロイ電極によってベース電
極（８）を構成する。The emitter barrier layer (5) is extended over the part of the base electrode (4) to which the base electrode is attached, that is, the base electrode extraction part, and the base electrode (8) is placed on this extended part (5a). The base electrode (8) is constituted by an alloy electrode that has penetrated through the entire thickness of the existing portion (5a) and has been alloyed to a depth that reaches the base (4).
上述の本発明構成による１（ＥＴによれば、ベース（４
）へのベース電極（８）の被着部即ちベース電極とり出
し部にエミッタバリア層（５）を延在させたことによっ
て、このＨＥＴの作製に当たっての選択的エツチングは
、エミッタ（６）に関してのみ行い、エミッタバリア層
（５）に関してはエツチングが不要となされたことによ
って冒頭に述べた選択ドライエツチングのみによってそ
の排除を行うことができること、更にエミッタバリア層
の濃度を制御することによりベース（４）の表面が外部
に露出することによる表面空乏層の影響を少なくできる
ので、ベース（４）の厚さを充分小なる厚さ ２００Å
以下の例えば１００人程度にもすることができ、これに
よってキャリアの輸送効率を大にし電流利得、電流増幅
率の増大化を図ることができる。1 (According to ET, the base (4
) By extending the emitter barrier layer (5) to the attachment part of the base electrode (8) to the base electrode, that is, the base electrode extraction part, selective etching can be performed only with respect to the emitter (6) when manufacturing this HET. Since etching is not necessary for the emitter barrier layer (5), it can be eliminated only by the selective dry etching mentioned at the beginning, and furthermore, by controlling the concentration of the emitter barrier layer, the base (4) can be removed. Since the influence of the surface depletion layer caused by the surface of the base (4) being exposed to the outside can be reduced, the thickness of the base (4) is set to a sufficiently small thickness of 200 Å.
For example, the number of people can be as low as about 100, thereby increasing the carrier transport efficiency and increasing the current gain and current amplification factor.
更に第１図を参照して本発明によるＨＥＴを詳細に説明
する。この例においても例えばｎ型の低比抵抗のＧａＡ
ｓ基板（１）を設け、これの上に順次、コレクタ（２）
を構成するｎ型例えばＳｉがドープされた厚さ３０００
人のＧａＡｓ半導体層と、更にこれの上にコレクタバリ
ア層（３）を構成する例えばノンドープのＡ Ｉｏ 、
３１５ Ｇａｏ、 ｓｓ Ａｓよりなる厚さ１５００
人の半導体層と、更にこれの上にベース（４）を構成す
る例えば厚さ３００人のＳｉがドープされたｎ型のＧａ
Ａｓ半導体層と、更にこれの上にエミッタバリア層（５
）を構成する厚さ １２０人のノンドープのＡＩｏ、３
５ Ｇａｏ、ｓｓ Ａｓの半導体層と、更にこの上にエ
ミッタ（６）を構成する厚さ３００人のＳｔドープのｎ
型のＧａＡｓ半導体層を順次一作業によってＭＯＣＶＤ
によってエピタキシャル成長する。その後、例えば中央
のトランジスタ動作領域部を残し、その周囲のベース電
極とり出し部上のエミッタ（６）のＧａＡｓ層を選択的
に周知のドライエッチング例えばＣＣｌ２Ｆ２又はＣＧ
１２Ｆ２ ＋ Ｈｅガスによって除去する。この場合、
ドライエツチングの通用によってすなわち、エミッタ（
６）のＧａＡ１とエミッタバリア層（５）の＾ｌＧａＡ
ｓとのエツチング速度の差を利用してエミッタ（６）の
みを選択的に除去し、エミッタバリア層（５）は全域に
おいて残し、エミッタ（６）の排除されたベース電極と
り出し部に、エミッタバリア層の延在部（５ａ）を形成
する。このようにしてエミッタ（６）が除去されたエミ
ッタバリア層（５）の延在部（５ａ）の表面は一部その
ドライエツチングが進行され′るとしても、上述したよ
うにエミッタバリア層（５）の組成物ＡｌＧａＡｓとエ
ミッタ（６）の組成物ＧａＡｓとのエツチング速度の差
を利用することによってエミッタ（６）のみを選択的に
確実に除去しエミッタバリア層（５）を確実に残すエツ
チングを容易に行うことができるものである。そして、
ドライエツチングによるときは、エミッタ（６）の排除
によって露呈した延在部（５ａ）の表面は平坦な面とし
て言い換えれば延在部（５ａ）が各部一様な厚さとして
残される。Further, referring to FIG. 1, the HET according to the present invention will be explained in detail. In this example, for example, n-type low resistivity GaA
A s-substrate (1) is provided, and a collector (2) is sequentially placed on this.
For example, the thickness of the n-type doped with Si is 3000 mm.
A GaAs semiconductor layer, and a collector barrier layer (3) formed on the GaAs semiconductor layer, for example, non-doped A Io,
315 Gao, ss As thickness 1500
For example, an n-type Ga doped semiconductor layer with a thickness of 300 nm and forming a base (4) on this layer.
An As semiconductor layer and an emitter barrier layer (5
) thickness 120 non-doped AIo, 3
5 Gao, ss As semiconductor layer and a 300 nm thick St-doped n layer constituting the emitter (6) on top of this.
The GaAs semiconductor layer of the mold is sequentially formed by MOCVD in one operation.
epitaxial growth. After that, for example, leaving the central transistor operating area, the GaAs layer of the emitter (6) on the surrounding base electrode extraction area is selectively etched by well-known dry etching, such as CCl2F2 or CG.
Remove with 12F2 + He gas. in this case,
By using dry etching, the emitter (
6) GaA1 and emitter barrier layer (5) ^lGaA
Only the emitter (6) is selectively removed by utilizing the difference in etching speed with s, leaving the emitter barrier layer (5) in the entire area, and applying the emitter layer to the removed base electrode part of the emitter (6). An extension (5a) of the barrier layer is formed. Even if the surface of the extended portion (5a) of the emitter barrier layer (5) from which the emitter (6) has been removed is partially dry etched, as described above, the surface of the extended portion (5a) of the emitter barrier layer (5) is ) By utilizing the difference in etching rate between the composition AlGaAs of the emitter (6) and the composition GaAs of the emitter (6), etching can be performed to selectively and reliably remove only the emitter (6) and reliably leave the emitter barrier layer (5). This is something that can be done easily. and,
When dry etching is used, the surface of the extending portion (5a) exposed by removing the emitter (6) is left as a flat surface, in other words, the extending portion (5a) is left with uniform thickness at each portion.
またエミッタ（６）と、基板（１）の裏面とには、夫々
Ａｕ／ ＡｕＧｅ／ Ｎｉの多層構造によるエミッタ電
極（９）とコレクタ電極（７）とをオーミックに被着す
る。Furthermore, an emitter electrode (9) and a collector electrode (7) having a multilayer structure of Au/AuGe/Ni are ohmically attached to the emitter (6) and the back surface of the substrate (1), respectively.
そして特に本発明においてはベース電極（８）として例
えば同様にＡｕ／ ＡｕＧｅ／ Ｎｉ金属電極を、−延
在部（５ａ）上においてとの延在部（５ａ）を突き抜は
ベース（４）に達する深さにアロイすることによってオ
ーミックにコンタクトする。In particular, in the present invention, for example, a similar Au/AuGe/Ni metal electrode is used as the base electrode (8), and the extending part (5a) is punched through the base (4) on the extending part (5a). Make ohmic contact by alloying to the depth that it reaches.
第２図はこのＨＥＴにおけるベース電流ＩＢをパラメー
タとしたエミッタ接地トランジスタ特性を示し、エミッ
タ接地電流増幅率βは２．０以上が得られている。この
場合のエミッタ面積は、８０μ−Ｘ４０μ鶴で７７にで
はβが約１．６以上の結果が得られている。FIG. 2 shows the common emitter transistor characteristics using the base current IB as a parameter in this HET, and a common emitter current amplification factor β of 2.0 or more is obtained. In this case, the emitter area is 80μ-×40μ, and a result of β of about 1.6 or more has been obtained for 77mm.
尚、上述した各側ではへテロ接合構造によるエミッタ構
造によるＨＥＴとした場合であるが、エミッタをシッッ
トキー接合構造とすることによって、上述したベース電
極とり出しに対するエツチング工程を省略することがで
きる。この場合の例を第３図に示す。第３図において、
第１図と対応する部分には同一符号を付してできるだけ
重複説明を省略する。この場合、基板（１）上に連続的
に、コレクタ（２）、コレクタバリア層（３）、ベース
Ｃ４）、エミッタバリア層（５）をエピタキシャル成長
させるが、エミッタ（６）を構成する半導体層の形成は
行わずに、先ずコレクタ電極（７）とベース電極（８）
を夫々アロイする。これら電極（７）及び（８）は例え
ばＮｉ、 ＡｕＧｅ＋ Ａｕを順次蒸着したＡｕ／ Ａ
ｕＧｅ／ Ｎｉの多層構造とし、Ｈ２雰囲気中で約４２
０℃でアロイする０次にエミッタバリア層（５）上に例
えばＡｕのシ！ットキー金属の蒸着層より成るエミッタ
電極（９）を形成する。この場合においても、ベース電
極（８）を形成すべき部分にはエミッタバリア層（５）
の延在部（５ａ）が存在しているものであり、これによ
りベース（４）が充分小なる厚さとされてもベースにオ
ーミック電極を設けることができる。Although the above-described HET has an emitter structure with a heterojunction structure on each side, by forming the emitter with a Schittky junction structure, the etching process for extracting the base electrode described above can be omitted. An example of this case is shown in FIG. In Figure 3,
Components corresponding to those in FIG. 1 are designated by the same reference numerals, and redundant explanation will be omitted as much as possible. In this case, a collector (2), a collector barrier layer (3), a base C4), and an emitter barrier layer (5) are epitaxially grown continuously on the substrate (1), but the semiconductor layer constituting the emitter (6) is First, the collector electrode (7) and base electrode (8) are
alloyed respectively. These electrodes (7) and (8) are made of, for example, Au/A in which Ni, AuGe+Au are sequentially deposited.
It has a multilayer structure of uGe/Ni, and the
For example, a film of Au is deposited on the zero-order emitter barrier layer (5) which is alloyed at 0°C. An emitter electrode (9) made of a vapor-deposited layer of key metal is formed. In this case as well, the emitter barrier layer (5) is formed in the area where the base electrode (8) is to be formed.
The extension portion (5a) is present, so that an ohmic electrode can be provided on the base (4) even if the base (4) has a sufficiently small thickness.
尚、上述した例においては、ＧａＡｓ／ ＡｌＧａＡｓ
／ ＧａＡｓ／ Ａ ｌＧａＡｓ／ ＧａＡｓ構造ない
しは金属／ ＡｌＧａＡｓ／ ＧａＡｓ／ＡｌＧａＡｓ
構造のＨＥＴに本発明を適用した場合であるが、他の材
料によるＨＥＴ例えばベースにＩｎをドープしてＧａＡ
ｓ （または金属） ／ ＡｌＧａＡｓ／ ｒｎＧａＡ
ｓ／＾ｌＧａＡｓ／ ＧａＡｓ構造として低ベース抵抗
化をはかった、本出願人の出願に係る特願昭５９−２２
４０９０号によるＨＥＴ、或いはＩｎＧａＡｓ （又は
金属）／ＩｎＰ／ ＩｎＧａＡｓ／ ＩｎＰ ／ Ｉｎ
ＧａＡｓ構造によるＨＥＴに本発明を通用することもで
きる。また、上述した例においてはエミッタバリア層を
ノンドープ層によって形成した場合であるが成る場合は
、これに適当な不純物ドーピングを行う構成をとること
もできるなど種々の変更をなし得る。In the above example, GaAs/AlGaAs
/ GaAs/ AlGaAs/ GaAs structure or metal/ AlGaAs/ GaAs/AlGaAs
This is a case where the present invention is applied to a HET with a structure made of other materials, such as a GaA
s (or metal)/AlGaAs/rnGaA
s/^lGaAs/ A patent application filed by the present applicant in 1982-22 which aims to lower the base resistance as a GaAs structure.
HET according to No. 4090, or InGaAs (or metal)/InP/ InGaAs/ InP/In
The present invention can also be applied to HETs having a GaAs structure. Further, in the above-mentioned example, the emitter barrier layer is formed of a non-doped layer, but if the emitter barrier layer is formed of a non-doped layer, various changes can be made, such as a structure in which it is doped with an appropriate impurity.
上述したように本発明においてはベース（４）に対する
ベース電極の被着部即ちベース電極とり出し部にエミッ
タバリア層（５）を延在させた延在部（５ａ）を形成し
てエミッタ直下のトランジスタ動作部とベース電極（８
）との間においてベース（４）が直接的に外部に露呈す
るのを回避したことによって、エミッタバリア層の濃度
を制御することによりベース電極とエミッタ直下のトラ
ンジスタ動作領域との間における表面空乏層の発生を抑
制することができるようにしたので、この空乏層の広が
りによってトランジスタの動作領域とベース電極間の電
流通路の狭窄化及びこれによるベース抵抗の増大化 １
を抑制できる。As described above, in the present invention, the extension part (5a) in which the emitter barrier layer (5) is extended is formed in the part where the base electrode is attached to the base (4), that is, in the part where the base electrode is taken out. Transistor operating part and base electrode (8
), the surface depletion layer between the base electrode and the transistor operating region directly under the emitter is reduced by controlling the concentration of the emitter barrier layer. The expansion of this depletion layer narrows the current path between the transistor's operating region and the base electrode, and this increases the base resistance.
can be suppressed.
またその製造工程において例えばエミッタ（６）を形成
する半導体層に対するエツチング工程を伴う場合、更に
は、ベース（４）へのベース電極（８）のアロイにおい
て、ベース（４）の厚さを小さくてもベース電極とり出
し部にエミッタバリア層（５）の延在部（５ａ）が延在
していることによってそのエツチングがベース（４）を
突き抜ける不都合を回避できるのでベース（４）の厚さ
を上述した例のように３００人或いは更にはこれより小
なる厚さに形成することができコレクタへのキャリアの
輸送効率を高めることができこれにより電流利得従って
電流増幅率の向上を図ることができまたベース（４）の
厚さを小にするにも拘らず信頼性の高いＨＥＴを得るこ
とができるなどその利益は大である。In addition, when the manufacturing process involves an etching process for the semiconductor layer forming the emitter (6), or when the base electrode (8) is alloyed with the base (4), the thickness of the base (4) may be reduced. Also, since the extension part (5a) of the emitter barrier layer (5) extends to the base electrode extraction part, the problem of the etching penetrating the base (4) can be avoided, so the thickness of the base (4) can be reduced. As in the above example, it can be formed to a thickness of 300 mm or even less, and the efficiency of transporting carriers to the collector can be increased, thereby improving the current gain and therefore the current amplification factor. Moreover, the benefits are great, such as the ability to obtain a highly reliable HET even though the thickness of the base (4) is made small.
そして、第３図で説明した例のようにショットキー接合
によるエミッタとするときは、選択的エツチングが回避
されて、より製造の簡略化とプレナー化がはかられて集
積回路化が有利となる。When the emitter is formed by a Schottky junction as in the example explained in Fig. 3, selective etching is avoided, and manufacturing is simplified and planarized, making it advantageous for integrated circuits. .
第１図は本発明による半導体装置の一伊■の路線的拡大
断面図、第２図はそのエミッタ接地トランジスタ特性曲
線図、第３図は本発明装置の他の例の路線的拡大断面図
、第４図は従来の半導体装置の路線的拡大断面図、第５
図はそのエネルギーバンドモデル図である。
（１）は基板、（２）はコレクタ、（３）はバリア層、
（４）はベース、（５）はエミッタバリア層、（５ａ）
はその延在部、（６）はエミッタ、（７）はコレクタ電
極、（８）はベース電極、（９）はエミッタ電極である
。FIG. 1 is an enlarged linear cross-sectional view of a semiconductor device according to the present invention, FIG. 2 is a characteristic curve diagram of its common emitter transistor, and FIG. 3 is an enlarged linear cross-sectional view of another example of the device of the present invention. Figure 4 is an enlarged cross-sectional view of a conventional semiconductor device;
The figure is an energy band model diagram. (1) is the substrate, (2) is the collector, (3) is the barrier layer,
(4) is the base, (5) is the emitter barrier layer, (5a)
(6) is the emitter, (7) is the collector electrode, (8) is the base electrode, and (9) is the emitter electrode.
Claims (1)
レクタバリア層を有する半導体装置において、上記ベー
スのベース電極とり出し部上に、上記エミッタバリア層
が延在し、ベース電極が上記エミッタバリア層の延在部
を貫いて上記ベースのベース電極とり出し部に達するア
ロイ電極より成ることを特徴とする半導体装置。In a semiconductor device having an emitter barrier layer and a collector barrier layer between an emitter, a base, and a collector, the emitter barrier layer extends over the base electrode extraction portion of the base, and the base electrode extends from the emitter barrier layer. What is claimed is: 1. A semiconductor device comprising: an alloy electrode passing through the base and reaching the base electrode extraction portion of the base.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14457585A JPS627159A (en) | 1985-07-03 | 1985-07-03 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14457585A JPS627159A (en) | 1985-07-03 | 1985-07-03 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS627159A true JPS627159A (en) | 1987-01-14 |
| JPH0422344B2 JPH0422344B2 (en) | 1992-04-16 |
Family
ID=15365364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14457585A Granted JPS627159A (en) | 1985-07-03 | 1985-07-03 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS627159A (en) |
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1985
- 1985-07-03 JP JP14457585A patent/JPS627159A/en active Granted
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0422344B2 (en) | 1992-04-16 |
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