JPS6270936A - Modulo-3 residue generator - Google Patents
Modulo-3 residue generatorInfo
- Publication number
- JPS6270936A JPS6270936A JP60208713A JP20871385A JPS6270936A JP S6270936 A JPS6270936 A JP S6270936A JP 60208713 A JP60208713 A JP 60208713A JP 20871385 A JP20871385 A JP 20871385A JP S6270936 A JPS6270936 A JP S6270936A
- Authority
- JP
- Japan
- Prior art keywords
- modulo
- bits
- data
- remainder
- odd
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Detection And Correction Of Errors (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、情報処理装置におけるエラー検出を行なうた
めのモジュロ3′MJ余発生器に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a modulo 3'MJ residual generator for error detection in an information processing device.
一般に、情報処理装置においてるるデータの処理を行な
う場合、処理前のデータを「3」で除し、その剰余でめ
るモジュロ3剰余ヲ発生させ、その後に処理後のデータ
のモジュロ3剰余全予測するとともに処理後のデータか
らモジュロ3剰余ヲ発生し、予測し友モジュo3剰余と
求められtモジュロ3剰余が一致していない時はエラー
があると判定している。Generally, when processing round data in an information processing device, the unprocessed data is divided by 3, the remainder is used to generate a modulo 3 remainder, and then the modulo 3 remainder of the processed data is fully predicted. At the same time, a modulo 3 remainder is generated from the processed data, and when the predicted modulo o3 remainder is obtained and the t modulo 3 remainders do not match, it is determined that there is an error.
従来、この種のモジュロ3剰余発生器としては、メモリ
を用い、わらで為しめ各メモリアドレスに既アトVスの
モジュロ3剰余を記憶させておき、データを既メモリの
アドレスに入力することにより所望のモジュロ3剰余を
得るものまたは、特開昭54−75958号公報に開示
されている様に、データビット列で重みが2の偶数乗の
ビットと2の奇数条のビットのいくつかの対に分割し、
それぞれのモジュロ33111余を発生させた後、さら
にそれらを加え合わせた時の値のモジュロ3刹余を発生
する方式などかめつ次。Conventionally, this type of modulo 3 remainder generator uses a memory, stores the modulo 3 remainder of an existing value at each memory address, and inputs data into the address of the existing memory. A method that obtains a desired modulo 3 remainder, or, as disclosed in Japanese Patent Laid-Open No. 54-75958, a data bit string with a weight of several pairs of bits whose weights are even powers of 2 and bits whose weights are odd powers of 2. divide,
After generating each modulo 33111 remainder, there is a method to generate the value modulo 3 remainder when adding them together.
上述し之従来のモジュロ3剰余発生器は、メモリヲ用い
るものについては対象とするデータのビット数が増すに
つれ、必要とするメモリ容量が指数関数的に増加するの
で、データのビット数が大きい場合には実用健全はるか
に逸したものとなり、ま友論理回路を用いるものについ
ては、データのビット数が増アにつれ、モジュロ3剰余
を発生する為のハードウェアが比例的に増加するので、
ビット数が大きい場合には、経済性が悪いものになって
し筐うという欠点がめる。The conventional modulo-3 remainder generator described above uses memory, and as the number of bits of data to be processed increases, the required memory capacity increases exponentially. is far beyond practicality, and for those that use a logic circuit, as the number of data bits increases, the hardware required to generate the modulo 3 remainder increases proportionally.
If the number of bits is large, the disadvantage is that it becomes uneconomical.
c問題点を解決するための手段〕
このような欠点全解決する定めにこの発明は奇数、偶数
、奇数ビットについて求めたモジュロ3データと、偶数
、奇数、偶数ビットについて求めたモジュロ3データと
から、新たなそジュロ3データを求めるようにしたもの
である。Means for Solving Problem C] In order to solve all of these drawbacks, the present invention uses modulo 3 data obtained for odd, even, and odd bits, and modulo 3 data obtained for even, odd, and even bits. , to obtain new Sojuro 3 data.
〔作 用〕 モジュロ3データが集束した値で得られる。[For production] Modulo 3 data is obtained in focused values.
次に本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第1図は本発明の一実施例のモジュロ3剰余発生器でる
る。本モジュロ3剰余発生器は12ビットの符号無二進
数のモジュロ3剰余を発生させる能力がるる。第1図に
おいて記号1で示す二進数は12ビットの符号無二進整
数を表わしており、重み2〜2 迄の各ビットのデータ
が線11〜22に入力されるものとする。Aモジュール
2〜5は、2の偶数乗の重みのビットがXro 、 X
12に入力され、奇数乗の重みのビットがX11に入力
されると、全入力データを加え合わせた値のモジュロ3
剰余k Yso 、 Yxzにそれぞれ重み2.1で出
力し、ま之、奇数乗の重みのビットf Xlo 、 X
lzに、偶数乗の重みのビットftXuに入力すると、
全入力データを加え合わせた値のモジュロ3剰余tYi
o。FIG. 1 shows a modulo 3 remainder generator according to an embodiment of the present invention. The present modulo-3 remainder generator is capable of generating a modulo-3 remainder of a 12-bit unsigned binary number. In FIG. 1, the binary number indicated by symbol 1 represents a 12-bit unsigned binary integer, and data of each bit of weights 2 to 2 is input to lines 11 to 22. In A modules 2 to 5, the weight bits of even powers of 2 are Xro, X
12 and the weight bit of an odd power is input to X11, the sum of all input data is modulo 3.
The remainders k Yso and Yxz are each output with a weight of 2.1, and the odd power bits of weight f Xlo and X are output.
When inputting lz to even power weight bit ftXu,
Modulo 3 remainder tYi of the sum of all input data
o.
Y1□にそれぞれ重み1.2で出力する機能金有し、Y
o 、 YlsにはそれぞれYr o r Y 1zの
論理否定を出力する機能を合せもつものでめ9、Bモジ
ュール6.7.8はs X2G 、 Xs2およびXs
< 、 Xzaよりそれぞれ重み2.1のモジュロ3デ
ータ全受け、Xxx + Xxs + Xxs + X
zxにはそれぞれXzo + Xzx +X*a 、
Xs・の論理否定を入力することにより、入力され−f
c、2つのモジュロ3データの七ジュロ3加算結果をそ
れぞれ重み2.1でY2O、Yetに出力し\又1Y鵞
l、 Y21にはY冨o 、 Y22の論理否定を出力
するものであるが、Aモジュールは第2図にポア様に、
一方Bモジュールは第3図に示す様に容易に構成可能で
るる。Y1□ has a function that outputs each with a weight of 1.2, and Y
o and Yls each have the function of outputting the logical negation of Yr or Y1z, and B module 6.7.8 has sX2G, Xs2 and Xs.
< , Receive all modulo 3 data with weight 2.1 from Xza, Xxx + Xxs + Xxs + X
For zx, respectively, Xzo + Xzx +X*a,
-f is input by inputting the logical negation of Xs.
c, the result of the 7-modulo 3 addition of the two modulo 3 data is output to Y2O and Yet with a weight of 2.1, respectively, and the logical negation of Y20 and Y22 is output to Y21. , the A module is like the pore in Figure 2,
On the other hand, the B module can be easily configured as shown in FIG.
以下実例に工!l1wJ作全説明する。ここでに記号1
の二進数がrlolololloooljの場合を考え
る。萱ず、記号1の二進数の各ビットが線11〜22を
介しAモジュール2〜5に入力される。See the example below! I will explain all the works by l1wJ. here symbol 1
Consider the case where the binary number is rlololollooolj. Each bit of the binary number with the symbol 1 is input to the A modules 2-5 via lines 11-22.
Aモジュール5は二進数r1010000UUf)tl
OJのモジュロ3剰余でるる「01」七YH,YIOに
出力し、同時にYls 、 Yllにその論理否定全出
力するが、同様にAモジュール3も二進数r ooo。A module 5 is binary number r1010000UUf)tl
The modulo 3 remainder of OJ is "01" which is output to 7 YH and YIO, and at the same time, its logical negation is output to Yls and Yll. Similarly, A module 3 is also a binary number r ooo.
00110000 J のモジュロ3剰余r00J及
びその論理否定y&:Ylo −Yxs に出力する
。 Aモジュール4は、二進数ro000100000
00Jのモジュロ3剰余でめる「10」 をY2O、Y
Hに出力し、同時にYl+ J Ye3にその論理否定
を出力するカ、同様にAモジュール2も二進数r oo
ooo。It outputs the modulo 3 remainder r00J of 00110000 J and its logical negation y&:Ylo -Yxs. A module 4 is binary number ro000100000
"10" with modulo 3 remainder of 00J is Y2O, Y
Similarly, A module 2 also outputs the binary number r oo
ooooo.
000001 Jのモジュロ3剰余「01」及びその論
理否定t−Y1o −Ylsに出力する。次にBモジュ
ール7は、線61〜64を介しモジュロ3データ及その
論理否定データでろるrolloJ t、線51〜5
4を介し、モジュロ3データ及その論理否定データでめ
る rloolJ ’を受け、2つのモジュI:+3
データr01J、rlOJのモジュロ加算結果てろる「
00」をY2O、Y22に出力し、Yll 、 Y23
にはその論理否定でるる「11」 を出力する。同様
にBモジュール6も線41〜44及線31〜34を介し
、2つのモジュロ3データ及その論理否定f’o101
J 、rolloJを受け、モジュロ3データroO
J 、roll のモジュロ加算結果である「01」
をY2O、Y22 に出力し、yit 、 yzs に
はその論理否定であるrlOJ を出力する。最後に
Bモジュール8は線81〜84゜71〜74を介し、B
モジュール6、γ工92つのモジュロ3データ及その論
理否定ro101J 。000001 Outputs the modulo 3 remainder "01" of J and its logical negation t-Y1o-Yls. Next, the B module 7 outputs modulo 3 data and its logical negation data via lines 61-64, and lines 51-5.
4, modulo 3 data and its logical negation data rloolJ ', two modulo I: +3
The result of modulo addition of data r01J and rlOJ is
00" to Y2O, Y22, Yll, Y23
outputs ``11'', which is the logical negation. Similarly, the B module 6 also receives two modulo 3 data and its logical negation f'o101 via lines 41 to 44 and lines 31 to 34.
J, rolloJ, modulo 3 data roO
“01” is the result of modulo addition of J and roll
is output to Y2O and Y22, and its logical negation, rlOJ, is output to yit and yzs. Finally, the B module 8 passes through the lines 81-84°71-74,
Module 6, gamma engineering 92 modulo 3 data and its logical negation ro101J.
rolloJ を受け、モジュロ3データroo」
。Receive rolloJ, modulo 3 data roo''
.
「Ol」 のモジュロ3加算結果r01J’!(二進数
r101010110001Jのモジュロ3剰余として
YI2 、 Y+oに出力し、線91.92J:り所望
の値として得ることができる。“Ol” modulo 3 addition result r01J’! (It is output as the modulo 3 remainder of the binary number r101010110001J to YI2, Y+o, and the line 91.92J: can be obtained as the desired value.
以上の工うに構成すれば、ビット数が3の倍数すでろる
場合、6b−8個のゲートで良く、ま友電流モードロジ
ックを用いAモジュールは第4図(a)に示すように、
Bモジュールに第4図(b)に示すようにワイヤードロ
ジックを構成すれば、(14b/3)−6個でゲートし
か要しない。一方、論理回路音用いた従来の方法による
と、ビット数が2の倍数a′″Cろる時7a−8ゲート
必要となる。このため、99ピントでろれば従来は34
2ゲート必要でめったものが、190ゲートで良く、1
52ゲート少なくなる。そして、ビット数か多くなるに
し友がいこの差は更に大きくなる。With the above configuration, if the number of bits is a multiple of 3, 6b-8 gates are sufficient, and the A module uses the friendly current mode logic, as shown in Figure 4(a).
If wired logic is configured in the B module as shown in FIG. 4(b), only (14b/3)-6 gates are required. On the other hand, according to the conventional method using logic circuit sounds, when the number of bits is a multiple of 2, 7a-8 gates are required.For this reason, if the number of bits is a multiple of 2, 7a-8 gates are required.
2 gates are rarely required, but 190 gates are sufficient and 1
There will be 52 fewer gates. As the number of bits increases, this difference becomes even larger.
なお、以上の実施例は隣接しているビット列からデータ
を取入れているが、Aモジュール2〜5のうち1つは奇
数、偶数、奇数の3ビットが入力され、他の1つは偶数
、奇数、偶数の3ビットが入力され、これらのビットは
同一の重みでないようにすれば良く、マた、入力される
データは複数ビットで表わされる121−たまりのビッ
ト列だけでなく、他の複数ピットのかたtジとの間のモ
ジュロ3データを求めることもできる。In addition, although the above embodiment takes in data from adjacent bit strings, one of A modules 2 to 5 is input with 3 bits of odd number, even number, and odd number, and the other one is input with even number and odd number. , an even number of 3 bits is input, and these bits need not have the same weight. In addition, the input data is not only a 121-bit string represented by multiple bits, but also other multiple pits. It is also possible to obtain modulo 3 data between t and t.
以上説明したように本発明は、小規模且単純な回路の繰
返しによりいかなる多桁の二進数のモジュロ3剰余も求
めることができるので、ハードウェア蓋が少なくてすむ
という効果を有する。As explained above, the present invention has the advantage that the modulo 3 remainder of any multi-digit binary number can be obtained by repeating a small-scale and simple circuit, and therefore requires less hardware.
第1図は不発明の一実施例のモジュロ3剰余発生器のブ
ロック図、第2図は不発明の一実施例で用いられるAモ
ジュールの回路構成図、第3図は本発明の一実施例で用
いられるBモジュールの回路構成図、第4図は電流モー
ドロジック等のテクノロジにてワイアドロシックを用い
てAモジュール及びBモジュールを構放し友(2)でる
る。
2〜5・・・・Aモジュール、6〜8・・会・Bモジュ
ール。FIG. 1 is a block diagram of a modulo-3 remainder generator according to an embodiment of the invention, FIG. 2 is a circuit diagram of an A module used in an embodiment of the invention, and FIG. 3 is an embodiment of the invention. The circuit diagram of the B module used in FIG. 4 is a circuit configuration diagram of the A module and B module (2) using a technology such as current mode logic and wire drossic. 2-5...Module A, 6-8...Module B.
Claims (1)
余を発生するモジユロ3剰余発生器において、2進数デ
ータのうち奇数、偶数、奇数の3ビットが入力され入力
データのモジユロ3剰余およびその否定データを出力す
る第1のモジュールと、偶数、奇数、偶数の3ビットが
入力され入力データのモジユロ3剰余およびその否定デ
ータを出力する第2のモジュールと、第1のモジュール
および第2のモジュールの出力データから新たなモジユ
ロ3剰余を出力する第3のモジュールとから構成される
モジユロ3剰余発生器。In a modulo-3 remainder generator that generates a modulo-3 remainder of binary data represented by a plurality of bits, the odd, even, and odd three bits of the binary data are input, and the modulo-3 remainder of the input data and its negation data are generated. A first module that outputs, a second module that receives 3 bits of even, odd, and even numbers and outputs the modulo 3 remainder of the input data and its negation data, and output data of the first module and the second module. and a third module that outputs a new modulo-3 remainder from the modulo-3 remainder generator.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60208713A JPS6270936A (en) | 1985-09-24 | 1985-09-24 | Modulo-3 residue generator |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60208713A JPS6270936A (en) | 1985-09-24 | 1985-09-24 | Modulo-3 residue generator |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6270936A true JPS6270936A (en) | 1987-04-01 |
Family
ID=16560848
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60208713A Pending JPS6270936A (en) | 1985-09-24 | 1985-09-24 | Modulo-3 residue generator |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6270936A (en) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5284937A (en) * | 1975-05-09 | 1977-07-14 | Burroughs Corp | Binary numberrtoomodulo m converting method and device |
JPS5475958A (en) * | 1977-11-17 | 1979-06-18 | Burroughs Corp | Modular modulo 3 module |
JPS5936854A (en) * | 1982-08-25 | 1984-02-29 | Matsushita Electric Ind Co Ltd | Converting device of residual of natural number |
-
1985
- 1985-09-24 JP JP60208713A patent/JPS6270936A/en active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5284937A (en) * | 1975-05-09 | 1977-07-14 | Burroughs Corp | Binary numberrtoomodulo m converting method and device |
JPS5475958A (en) * | 1977-11-17 | 1979-06-18 | Burroughs Corp | Modular modulo 3 module |
JPS5936854A (en) * | 1982-08-25 | 1984-02-29 | Matsushita Electric Ind Co Ltd | Converting device of residual of natural number |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5214703A (en) | Device for the conversion of a digital block and use of same | |
JP3982641B2 (en) | Semiconductor memory device incorporating a multiple error correction circuit | |
JP3024702B2 (en) | Dynamic feedback scramble technology key stream generator | |
US6201869B1 (en) | Data transformation apparatus and data transformation method | |
US4473887A (en) | Processing circuit for operating on elements of a Galois field | |
US20030103626A1 (en) | Programmable data encryption engine | |
JPH0428180B2 (en) | ||
EP0574672A1 (en) | Adjustable weighted random test pattern generator for logic circuits | |
JPS6270936A (en) | Modulo-3 residue generator | |
JP2803601B2 (en) | Inversion circuit of finite field element | |
US4809277A (en) | Convolutional encoder | |
US7002502B2 (en) | Analog-to-digital converter and method of generating an intermediate code for an analog-to-digital converter | |
JPH0345020A (en) | Cyclic code processing circuit | |
US20040119614A1 (en) | Device and method for processing digital values in particular in non-adjacent form | |
JPS60156139A (en) | Absolute difference calculating circuit | |
JPS6248812A (en) | System of calculating inverse element | |
US6906656B2 (en) | Flash type analog to digital converting method and circuit | |
JPS63299412A (en) | Sequential decoder | |
US3753230A (en) | Methods and apparatus for unit-distance counting and error-detection | |
Mittal et al. | Control and mapping algorithms for a double tree (DOT) network | |
JPS638943A (en) | Digital adaptive voting apparatus | |
JPH05110450A (en) | Code generator | |
JPS5840924A (en) | Encoder | |
JPH0148594B2 (en) | ||
JPS60258642A (en) | Mask circuit |