JPS6269725A - 多値出力パルス幅変調回路 - Google Patents
多値出力パルス幅変調回路Info
- Publication number
- JPS6269725A JPS6269725A JP20877285A JP20877285A JPS6269725A JP S6269725 A JPS6269725 A JP S6269725A JP 20877285 A JP20877285 A JP 20877285A JP 20877285 A JP20877285 A JP 20877285A JP S6269725 A JPS6269725 A JP S6269725A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- bits
- output
- signal
- digital signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、多値出力パルス幅変調回路に関し、特に出力
信号のリップルが少なく、高速性および単調性（ｍｏｎ
ｏｔｏｎｉｃｉｔｙ）を備えたＤ／Ａ変換器として使用
可能な回路に関する。
信号のリップルが少なく、高速性および単調性（ｍｏｎ
ｏｔｏｎｉｃｉｔｙ）を備えたＤ／Ａ変換器として使用
可能な回路に関する。
（従来の技術）
従来、テレビジョン受像機等のチューナにおけるシンセ
サイザ型チューニング電圧発生器およびデジタルオーデ
ィオ機器等に使用されるＤ／Ａ変換器としては、例えば
、抵抗ラダーを使用しこれに並列デジタル信号を入力す
るもの、あるいはパルス幅変調（以下、ＰＷＭと称する
）回路とこのＰＷＭ回路出力に接続される低域フィルタ
とを使用したもの等種々のものが考えられている。
サイザ型チューニング電圧発生器およびデジタルオーデ
ィオ機器等に使用されるＤ／Ａ変換器としては、例えば
、抵抗ラダーを使用しこれに並列デジタル信号を入力す
るもの、あるいはパルス幅変調（以下、ＰＷＭと称する
）回路とこのＰＷＭ回路出力に接続される低域フィルタ
とを使用したもの等種々のものが考えられている。
（発明が解決しようとする問題点）
このような従来形のＤ／Ａ変換器のうち、例えばＰＷＭ
回路を使用したもの等においてはＰＷＭ回路の出力信号
のピークピーク値が例えば５Ｖと大ぎくなるため、該Ｐ
ＷＭ回路に接続される低域フィルタとしてかなり大きな
減衰量を有する複雑な構成のものが必要になるという不
都合があった。
回路を使用したもの等においてはＰＷＭ回路の出力信号
のピークピーク値が例えば５Ｖと大ぎくなるため、該Ｐ
ＷＭ回路に接続される低域フィルタとしてかなり大きな
減衰量を有する複雑な構成のものが必要になるという不
都合があった。
また、入力デジタル信号のビット数が多くなるとＰＷＭ
回路の出力信号のパルス幅の変化ステップ数が多くなる
ため、基本クロック周波数が高くてもＤ／Ａ変換器の基
本変換周波数がかなり低くなリ、Ｄ／Ａ変換速度が低下
し、前記低域フィルタのカットオフ周波数を高くするこ
とが不可能であった。
回路の出力信号のパルス幅の変化ステップ数が多くなる
ため、基本クロック周波数が高くてもＤ／Ａ変換器の基
本変換周波数がかなり低くなリ、Ｄ／Ａ変換速度が低下
し、前記低域フィルタのカットオフ周波数を高くするこ
とが不可能であった。
ざらに、例えば、抵抗ラダー等を使用したＤ／Ａ変換器
においては、入力デジタル信号の上位ビット特に最上位
ビット（ＭＳＢ＞が変化した場合に出力信号に大きな誤
差を生じるとともに、出力信号の単調性がくずれるおそ
れがあるという不都合があった。
においては、入力デジタル信号の上位ビット特に最上位
ビット（ＭＳＢ＞が変化した場合に出力信号に大きな誤
差を生じるとともに、出力信号の単調性がくずれるおそ
れがあるという不都合があった。
本発明は、このような従来形の問題点にかんがみてなさ
れたもので、簡単な構成の低域フィルタを使用した場合
にも出力信号のリップルが充分小なく、高速かつ出力信
号の単調性が良好なり／Ａ変換器として使用可能な多値
出力パルス幅変調回路を提供することを目的としている
。
れたもので、簡単な構成の低域フィルタを使用した場合
にも出力信号のリップルが充分小なく、高速かつ出力信
号の単調性が良好なり／Ａ変換器として使用可能な多値
出力パルス幅変調回路を提供することを目的としている
。
（問題点を解決するための手段）
本発明に係る多値出力パルス幅変調回路は、入力デジタ
ル信号の一部のビットで表わされる値に応じてパルス幅
変調された信号を出力するＰＷＭ回路部、該ＰＷＭ回路
部の出力信号の論理レベルに応じて前記入力デジタル信
号の他のビットで表わされる値に所定数を加算する加算
回路部、および該加算回路部の出力をアナログ信号に変
換するＤ／Ａ変換回路部を具備することを特徴とする。
ル信号の一部のビットで表わされる値に応じてパルス幅
変調された信号を出力するＰＷＭ回路部、該ＰＷＭ回路
部の出力信号の論理レベルに応じて前記入力デジタル信
号の他のビットで表わされる値に所定数を加算する加算
回路部、および該加算回路部の出力をアナログ信号に変
換するＤ／Ａ変換回路部を具備することを特徴とする。
（作用）
上述のような構成を有する多値出力パルス幅変調回路に
おいては、人力デジタル信号の内の一部のビットの値に
応じてパルス幅変調が行なわれ、パルス幅変調された信
号のレベルに応じて所定数例えば１が前記入力デジタル
信号の他のビットで示されるデータに加算される。した
がって加算後のデータは入力デジタル数よりも少ないビ
ット数を有するが、入力デジタル信号の前記一部のビッ
トの値に応じた時間幅で値が変化する信号となる。
おいては、人力デジタル信号の内の一部のビットの値に
応じてパルス幅変調が行なわれ、パルス幅変調された信
号のレベルに応じて所定数例えば１が前記入力デジタル
信号の他のビットで示されるデータに加算される。した
がって加算後のデータは入力デジタル数よりも少ないビ
ット数を有するが、入力デジタル信号の前記一部のビッ
トの値に応じた時間幅で値が変化する信号となる。
したがって、この信号をＤ／Ａ変換することにより入力
デジタル信号に対応したアナログ信号が得られる。
デジタル信号に対応したアナログ信号が得られる。
（実施例）
以下、図面により本発明の詳細な説明する。
第１図は、本発明の１実施例に係る多値出力パルス変調
回路を示す。同図の回路は、パルス幅変調回路（以下、
ＰＷＭ回路と称する）１、加算器２、およびＤ／Ａ変換
器３を具備する。ＰＷＭ回路１は、入力デジタル信号に
応じて出力パルス幅が変化する周知のものでよい。加算
器２はいわゆるハーフアダーと称されるものでよい。な
お、ハーフアダーでキャリーが出るとき、一般的には加
算結果（Ｄ／Ａ変換器３の入力）はゼロ“Ｏ゛′となっ
てしまうが、この加算器２ではオール゛′１″を出力す
る。つまり、加算器２のｎビットの入力がオール“１″
のとき、キャリー出力にはＰＷＭ回路１からの値が直接
出力される。キャリーが出ないときは完全にハーフアダ
ーと同様に動作する。また、Ｄ／Ａ変換器３の詳細は後
述する。また、ＰＷＭ回路１には、入力デジタル信号の
一部のピッ。
回路を示す。同図の回路は、パルス幅変調回路（以下、
ＰＷＭ回路と称する）１、加算器２、およびＤ／Ａ変換
器３を具備する。ＰＷＭ回路１は、入力デジタル信号に
応じて出力パルス幅が変化する周知のものでよい。加算
器２はいわゆるハーフアダーと称されるものでよい。な
お、ハーフアダーでキャリーが出るとき、一般的には加
算結果（Ｄ／Ａ変換器３の入力）はゼロ“Ｏ゛′となっ
てしまうが、この加算器２ではオール゛′１″を出力す
る。つまり、加算器２のｎビットの入力がオール“１″
のとき、キャリー出力にはＰＷＭ回路１からの値が直接
出力される。キャリーが出ないときは完全にハーフアダ
ーと同様に動作する。また、Ｄ／Ａ変換器３の詳細は後
述する。また、ＰＷＭ回路１には、入力デジタル信号の
一部のピッ。
ト（ｍビット）の信号が入力され、該入力デジタル信号
の残余のビット（ｎビット）の信号は加算器２に入力さ
れている。図示の回路においては、入力デジタル信号が
例えば８ビツトとされ、ＬＳＢを含む下位４ビツトがＰ
ＷＭ回路１に入力され、かつＭＳＢを含む上位４ビツト
が加算器３に入力されている（ｍ＝４．ｎ＝４）。なお
、Ｄ／Ａ変換器３には必要に応じて図示しないローパス
フィルタが接続される。
の残余のビット（ｎビット）の信号は加算器２に入力さ
れている。図示の回路においては、入力デジタル信号が
例えば８ビツトとされ、ＬＳＢを含む下位４ビツトがＰ
ＷＭ回路１に入力され、かつＭＳＢを含む上位４ビツト
が加算器３に入力されている（ｍ＝４．ｎ＝４）。なお
、Ｄ／Ａ変換器３には必要に応じて図示しないローパス
フィルタが接続される。
次に、第２図を参照して第１図の回路の動作を説明する
。ＰＷＭ回路１は、第２図（ａ）に示されるように入力
デジタル信号の内のｍビットで表わされる値に応じてパ
ルス幅変調を行なう。すなわち、ＰＷＭ回路１は例えば
、入力デジタル信号の内のｍビットで表わされる値に応
じてデユーティサイクルｌ ／ Ｔが変化する信号を出
力する。ＰＷＭ回路１の出力信号は加算器２に入力され
、入力デジタル信号の内のｎビットとデジタル的に加算
される。すなわら、ＰＷＭ回路１の出力信号が例えば高
レベルのときは入力デジタル信号の内のｎヒツトで表わ
される値に１が加算され、該出力信号が低レベルのとき
は該ｎビットで表わされる値がそのまま出力される。こ
の場合、ＰＷＭ回路１の出力信号が高レベルのときに加
算する数は１に限られるものではなく、任意の予め定め
られた値であればよい。また、ＰＷＭ回路１の出力信号
が低レベルの場合には、何も加算しなくてもよく、すな
わちゼロを加算してもよく、おるいは他の任意の所定数
を加算してもよい。
。ＰＷＭ回路１は、第２図（ａ）に示されるように入力
デジタル信号の内のｍビットで表わされる値に応じてパ
ルス幅変調を行なう。すなわち、ＰＷＭ回路１は例えば
、入力デジタル信号の内のｍビットで表わされる値に応
じてデユーティサイクルｌ ／ Ｔが変化する信号を出
力する。ＰＷＭ回路１の出力信号は加算器２に入力され
、入力デジタル信号の内のｎビットとデジタル的に加算
される。すなわら、ＰＷＭ回路１の出力信号が例えば高
レベルのときは入力デジタル信号の内のｎヒツトで表わ
される値に１が加算され、該出力信号が低レベルのとき
は該ｎビットで表わされる値がそのまま出力される。こ
の場合、ＰＷＭ回路１の出力信号が高レベルのときに加
算する数は１に限られるものではなく、任意の予め定め
られた値であればよい。また、ＰＷＭ回路１の出力信号
が低レベルの場合には、何も加算しなくてもよく、すな
わちゼロを加算してもよく、おるいは他の任意の所定数
を加算してもよい。
このようにして加算器２から出力されたｎビットのデジ
タル信号はＤ／Ａ変換器３に入力されてアナログ信号に
変換され、アナログ出力ＶＯｕｔとして出力される。第
２図（ｂ）は、このアナログ出力Ｖｏｕｔの波形の１例
を示すものであり、ＰＷＭ回路１の出力か低レベルの期
間では入力デジタル信号の内のｎビットで示されるデジ
タル値をアナログ変換した値Ｖｏｕｔ（ｎ）が出力され
ており、ＰＷＭ回路１の出力が高レベルの期間では該ｎ
ビットで示されるデジタル値に例えば１を加えた値をア
ナログ変換した値Ｖ Ｏｕ ｔ （ｎ＋１）が出力され
ている。したがって、このようなアナログ出力ｖｏｕｔ
をローパスフィルタを通して平滑することにより、入力
デジタル信号の全ビットで示されるデジタル値に対応す
るアナログ信号が得られる。この場合、出力電圧ｙｏｕ
ｔの平均値はＶｏｕｔ （ｎ）＋ ｔ／Ｔ（Ｖｏｕｔ
（ｎ＋１ ）−Ｖｏｕｔ （ｎ））で与えられる。ここ
で、前述から明らかなように↑／Ｔは入力デジタル信号
の例えば下位ｍビットの値に応じてＰＷＭ回路１により
決定され、ＶＯｕｔ（ｎ）およびＶ ｏ ｕ ｔ （ｎ
＋１）はＤ／Ａ変換器３によって出力される。
タル信号はＤ／Ａ変換器３に入力されてアナログ信号に
変換され、アナログ出力ＶＯｕｔとして出力される。第
２図（ｂ）は、このアナログ出力Ｖｏｕｔの波形の１例
を示すものであり、ＰＷＭ回路１の出力か低レベルの期
間では入力デジタル信号の内のｎビットで示されるデジ
タル値をアナログ変換した値Ｖｏｕｔ（ｎ）が出力され
ており、ＰＷＭ回路１の出力が高レベルの期間では該ｎ
ビットで示されるデジタル値に例えば１を加えた値をア
ナログ変換した値Ｖ Ｏｕ ｔ （ｎ＋１）が出力され
ている。したがって、このようなアナログ出力ｖｏｕｔ
をローパスフィルタを通して平滑することにより、入力
デジタル信号の全ビットで示されるデジタル値に対応す
るアナログ信号が得られる。この場合、出力電圧ｙｏｕ
ｔの平均値はＶｏｕｔ （ｎ）＋ ｔ／Ｔ（Ｖｏｕｔ
（ｎ＋１ ）−Ｖｏｕｔ （ｎ））で与えられる。ここ
で、前述から明らかなように↑／Ｔは入力デジタル信号
の例えば下位ｍビットの値に応じてＰＷＭ回路１により
決定され、ＶＯｕｔ（ｎ）およびＶ ｏ ｕ ｔ （ｎ
＋１）はＤ／Ａ変換器３によって出力される。
なお、第１図において加算器２から出力されるキャリー
信号は、加算器２において桁上げが生じた場合にＤ／Ａ
変換器３に入力されるものでおる。
信号は、加算器２において桁上げが生じた場合にＤ／Ａ
変換器３に入力されるものでおる。
桁上げが生ずる場合としては、例えば入力デジタル信号
のｎビットがオール“１パでありかつＰＷＭ回路１の出
力信号が高レベルの場合である。
のｎビットがオール“１パでありかつＰＷＭ回路１の出
力信号が高レベルの場合である。
第３図は、第１図の回路において使用されるＤ／Ａ変換
器３の具体的構成を示す。第３図に示されるＤ／Ａ変換
器は一般的な２Ｒ−Ｒ抵抗ラダー型の回路にキャリー人
力用の回路を追加したものである。すなわら２ のレベ
ルの他にざらにキャリーによるルベルが加えられている
。
器３の具体的構成を示す。第３図に示されるＤ／Ａ変換
器は一般的な２Ｒ−Ｒ抵抗ラダー型の回路にキャリー人
力用の回路を追加したものである。すなわら２ のレベ
ルの他にざらにキャリーによるルベルが加えられている
。
第４図は、第１図の回路におけるＤ／Ａ変換器３の他の
具体例を示す。第４図に示される回路はシングルチップ
ＩＣ装置等に組込む場合に適したＤ／Ａ変換器を示し、
電圧分配器を構成する複数の直列接続された抵抗Ｒと、
各抵抗Ｒの端子と出力端子との間にそれぞれ接続された
電子スイッチ用のＭＯＳトランジスタＱＯ、Ｑｌ、・・
・、Ｑ１６と、デコーダ４とを具備する。
具体例を示す。第４図に示される回路はシングルチップ
ＩＣ装置等に組込む場合に適したＤ／Ａ変換器を示し、
電圧分配器を構成する複数の直列接続された抵抗Ｒと、
各抵抗Ｒの端子と出力端子との間にそれぞれ接続された
電子スイッチ用のＭＯＳトランジスタＱＯ、Ｑｌ、・・
・、Ｑ１６と、デコーダ４とを具備する。
第４図の回路においては、加算器２から入力されるｎビ
ットの信号およびキャリー信号がデコーダ４においてデ
コードされる。このデコード結果に応じてトランジスタ
ＱＯ、Ｑｌ 、・・・、Ｑ１６の内の１つがオンとさ、
れ、オンとされたトランジスタを介して電圧分配器の対
応ノードから所望の電圧が出力信号Ｖｏｕｔとして出力
される。
ットの信号およびキャリー信号がデコーダ４においてデ
コードされる。このデコード結果に応じてトランジスタ
ＱＯ、Ｑｌ 、・・・、Ｑ１６の内の１つがオンとさ、
れ、オンとされたトランジスタを介して電圧分配器の対
応ノードから所望の電圧が出力信号Ｖｏｕｔとして出力
される。
以上のような構成を有する多値出力パルス幅変調回路に
おいては、従来形のＰＷＭ回路に比べて出力信号のピー
ク・ピーク値がかなり小さくなるため平滑出力信号を１
ｑるためのローパスフィルタすなわち積分器がかなり簡
単になる。従来形のＰＷＭ回路の出力振幅を例えば５ｖ
とすると、本発明に係る回路の出力振幅は１例としてｍ
＝４゜ｎ＝４の場合３１２ｍＶとなり、交流成分が２４
ｄＢ （＝２０１０！ＩＩ ２ ＞少なくなる。した
がって、ローパスフィルタが従来例えば２次フィルタで
あったものが１次フィルタでよい等かなり簡略化される
。
おいては、従来形のＰＷＭ回路に比べて出力信号のピー
ク・ピーク値がかなり小さくなるため平滑出力信号を１
ｑるためのローパスフィルタすなわち積分器がかなり簡
単になる。従来形のＰＷＭ回路の出力振幅を例えば５ｖ
とすると、本発明に係る回路の出力振幅は１例としてｍ
＝４゜ｎ＝４の場合３１２ｍＶとなり、交流成分が２４
ｄＢ （＝２０１０！ＩＩ ２ ＞少なくなる。した
がって、ローパスフィルタが従来例えば２次フィルタで
あったものが１次フィルタでよい等かなり簡略化される
。
また、従来のＰＷＭ回路によって８ビツトのデジタル信
号をアナログ信号に変換する場合を想定し、ＰＷＭ回路
の基本クロック周波数ｆｃを１ＭＨ７とすると、基本変
換周波数ｆは約３．９ＫＨｚ （ｆ＝ｆｃ／２５６）と
なる。これに対し、本発明に係る回路において、ｎ＝４
とし４ビツトのＲ−２Ｒラダ一回路を使用しかつｍ＝４
すなわち４ビツトのＰＷＭ回路をＩＭＨｚのクロックで
動作させた場合にお（プる変換周波数ｆは６２．５ＫＨ
ｚ （ｆ＝ｆｃ／１６）となり、従来に比し１６侶の高
速動作が可能になる。したがって、平滑用のローパスフ
ィルタのロールオフ周波数を１６倍高くすることが可能
になる。
号をアナログ信号に変換する場合を想定し、ＰＷＭ回路
の基本クロック周波数ｆｃを１ＭＨ７とすると、基本変
換周波数ｆは約３．９ＫＨｚ （ｆ＝ｆｃ／２５６）と
なる。これに対し、本発明に係る回路において、ｎ＝４
とし４ビツトのＲ−２Ｒラダ一回路を使用しかつｍ＝４
すなわち４ビツトのＰＷＭ回路をＩＭＨｚのクロックで
動作させた場合にお（プる変換周波数ｆは６２．５ＫＨ
ｚ （ｆ＝ｆｃ／１６）となり、従来に比し１６侶の高
速動作が可能になる。したがって、平滑用のローパスフ
ィルタのロールオフ周波数を１６倍高くすることが可能
になる。
ざらに、従来のＲ−２Ｒラダー型Ｄ／Ａ変換器は入力デ
ジタル信号のＭＳＢの値が変化したとき大きな出力エラ
ーを生ずることがある。例えば、入力デジタル信号が“
０１１１１１１１”から” １０００００００”に変化
した場合下位７ビツトの゛１パに対するアナログ出力と
１ビツトのＭＳＢに対するアナログ出力との差がラダー
回路の抵抗の誤差により本来おるべき差に比べて大幅に
異なることが生ずる。
ジタル信号のＭＳＢの値が変化したとき大きな出力エラ
ーを生ずることがある。例えば、入力デジタル信号が“
０１１１１１１１”から” １０００００００”に変化
した場合下位７ビツトの゛１パに対するアナログ出力と
１ビツトのＭＳＢに対するアナログ出力との差がラダー
回路の抵抗の誤差により本来おるべき差に比べて大幅に
異なることが生ずる。
同様の出力エラーは入力デジタル信号が”００１１１１
１１°′から“’ ０１００００００ ”に変化した場
合等にも起り１ｑる。ラダー回路の抵抗の内、ＭＳＢ信
号が印加される抵抗の誤差は出力アナログ信号に最も大
きな影響を与える。これは抵抗値の誤差によるエラー電
圧が出力端に近い抵抗によるもの程大ぎく下位ビット程
小さくなるからでおる。
１１°′から“’ ０１００００００ ”に変化した場
合等にも起り１ｑる。ラダー回路の抵抗の内、ＭＳＢ信
号が印加される抵抗の誤差は出力アナログ信号に最も大
きな影響を与える。これは抵抗値の誤差によるエラー電
圧が出力端に近い抵抗によるもの程大ぎく下位ビット程
小さくなるからでおる。
本発明に係る多値出力ＰＷＭ回路においては、上位ビッ
トの各電圧ステップがＰＷＭ回路により分割されるから
エラー成分が分散され大きなエラーを生じることはない
。したがって、例えばｍ＝４の場合には上述のようなラ
ダー回路の抵抗の誤差によるエラー成分は１６ステツプ
に分割されて非常に小さくなる。ざらに、本発明に係る
回路においてはＤ／Ａ変換器部分のビット数が少ないか
ら正確なＲ−２Ｒラダ一回路を形成することができる。
トの各電圧ステップがＰＷＭ回路により分割されるから
エラー成分が分散され大きなエラーを生じることはない
。したがって、例えばｍ＝４の場合には上述のようなラ
ダー回路の抵抗の誤差によるエラー成分は１６ステツプ
に分割されて非常に小さくなる。ざらに、本発明に係る
回路においてはＤ／Ａ変換器部分のビット数が少ないか
ら正確なＲ−２Ｒラダ一回路を形成することができる。
例えば、８ビツトのＲ−２Ｒラダ一回路は１７の整合さ
れた抵抗を要するのに対し、４ビツトのＲ−２Ｒラダ一
回路は９の抵抗を必要とするのみでおり、絶対誤差を大
幅に少なくすることができる。したがって、本発明によ
れば、１０から１４ビット程度の高精度Ｄ／Ａ変換器を
容易に実現することができる。
れた抵抗を要するのに対し、４ビツトのＲ−２Ｒラダ一
回路は９の抵抗を必要とするのみでおり、絶対誤差を大
幅に少なくすることができる。したがって、本発明によ
れば、１０から１４ビット程度の高精度Ｄ／Ａ変換器を
容易に実現することができる。
ざらに、本発明によれば単調性（ｍｏｎｏｔｏｎ ｉ
ｃ ｉ ｔｙ）にすぐれたＤ／Ａ変換器が実現できる。
ｃ ｉ ｔｙ）にすぐれたＤ／Ａ変換器が実現できる。
これは、本発明においてはＲ−２Ｒラダーのビット数が
少ないため、例えば入力デジタル値を順次増加した場合
に、逆スロープとなる出力電圧を発生する可能性がきわ
めて少なくなるからである。例えば、８ビツトの従来形
のＤ／Ａ変換器においては出力電圧ステップは約１９．
５ｍＶとなるが、本発明においてはｎ＝４の場合電圧ス
テップは３１２．５ｍＶとなり単調性がくずれる確率が
少なくなる。
少ないため、例えば入力デジタル値を順次増加した場合
に、逆スロープとなる出力電圧を発生する可能性がきわ
めて少なくなるからである。例えば、８ビツトの従来形
のＤ／Ａ変換器においては出力電圧ステップは約１９．
５ｍＶとなるが、本発明においてはｎ＝４の場合電圧ス
テップは３１２．５ｍＶとなり単調性がくずれる確率が
少なくなる。
また、本発明に係る回路における出力電圧Ｖｏｕｔの差
分Ｖｏ ｕ ｔ （ｎ＋１） −Ｖｏ ｕ ｔ （ｎ）
はｍビットの下位ビット信号に対応するデユーティサイ
クルｔ／Ｔにより分割される。そして、もしｎビットの
上位ビット信号の値が１だけ増加したとすると、Ｖ ｏ
ｕ ｔ （ｎ）はその前のＶ ｏ ｕ ｔ （ｎ＋１
＞と等しくなり、出力電圧がオーバラップすることがな
く、単調性はくずれない。ここで、オーバラップとは入
力デジタル信号が増加するにもかかわらず出力アナログ
信号レベルが下ることを意味している。
分Ｖｏ ｕ ｔ （ｎ＋１） −Ｖｏ ｕ ｔ （ｎ）
はｍビットの下位ビット信号に対応するデユーティサイ
クルｔ／Ｔにより分割される。そして、もしｎビットの
上位ビット信号の値が１だけ増加したとすると、Ｖ ｏ
ｕ ｔ （ｎ）はその前のＶ ｏ ｕ ｔ （ｎ＋１
＞と等しくなり、出力電圧がオーバラップすることがな
く、単調性はくずれない。ここで、オーバラップとは入
力デジタル信号が増加するにもかかわらず出力アナログ
信号レベルが下ることを意味している。
本発明に係る回路においては上述のように単調性がくず
れる可能性がきわめて小さいので、ネガティブフィード
バックループにおいても問題なく使用することができる
。例えばテレビジョン受像機およびラジオ受信機等に使
用される自動周波数追尾（Ａ Ｆ Ｔ ： ａｕｔｏｍ
ａｔｉｃ ｆｒｅｑｕｅｎｃｙ ｔｒａｃｋｉｎｇ）回
路および自動周波数制御（Ａ Ｆ Ｃ： ａｕｔｏｍａ
ｔｒｃｆｒｅｑｕｅｎｃｙ ｃｏｎｔｒｏｌ）回路にお
イテはネガティブフィードバックループ形式の回路が使
用されている。
れる可能性がきわめて小さいので、ネガティブフィード
バックループにおいても問題なく使用することができる
。例えばテレビジョン受像機およびラジオ受信機等に使
用される自動周波数追尾（Ａ Ｆ Ｔ ： ａｕｔｏｍ
ａｔｉｃ ｆｒｅｑｕｅｎｃｙ ｔｒａｃｋｉｎｇ）回
路および自動周波数制御（Ａ Ｆ Ｃ： ａｕｔｏｍａ
ｔｒｃｆｒｅｑｕｅｎｃｙ ｃｏｎｔｒｏｌ）回路にお
イテはネガティブフィードバックループ形式の回路が使
用されている。
例えばＡＦＴ回路においては、同調範囲がきわめて広く
かつ最小電圧ステップは非常に小さい。通常、少なくと
も１４ビット長すなわち１６３８４ステツプが必要とさ
れる。本発明の回路において、５ビツトのＲ−２Ｒラダ
ー型Ｄ／Ａ変換器（ｎ＝５）と９ビツトのＰＷＭ回路（
ｍ＝９）を使用することにより、ＰＷＭ回路の入力周波
数が４ＭＨ２の回路を容易に実現することができる。こ
のときＰＷＭ回路の出力周波数は７．８１３Ｋ ＨＺと
なる。これに対して、従来形の１４ビツトのＰＷＭ回路
を使用した場合にはＰＷＭ回路の出力周波数は２４４Ｈ
ｚとなり本発明の場合の１／３２どなる。さらに、１４
ビット長のＲ−２Ｒラダ一回路を単１チップ上に形成す
ることはきわめて困難でおる。
かつ最小電圧ステップは非常に小さい。通常、少なくと
も１４ビット長すなわち１６３８４ステツプが必要とさ
れる。本発明の回路において、５ビツトのＲ−２Ｒラダ
ー型Ｄ／Ａ変換器（ｎ＝５）と９ビツトのＰＷＭ回路（
ｍ＝９）を使用することにより、ＰＷＭ回路の入力周波
数が４ＭＨ２の回路を容易に実現することができる。こ
のときＰＷＭ回路の出力周波数は７．８１３Ｋ ＨＺと
なる。これに対して、従来形の１４ビツトのＰＷＭ回路
を使用した場合にはＰＷＭ回路の出力周波数は２４４Ｈ
ｚとなり本発明の場合の１／３２どなる。さらに、１４
ビット長のＲ−２Ｒラダ一回路を単１チップ上に形成す
ることはきわめて困難でおる。
（発明の効果）
以上述べたように、本発明によれば、簡単な回路構成に
より、出力信号のリップルが少なくローパスフィルタの
簡略化および広帯域化が可能な多ビツトＤ／Ａ変換器が
実現される。また、本発明に係る回路においては、回路
定数の誤差、変動等による出力信号の誤差がきわめて少
なくなり、単調性がくずれることもほとんどなくなる。
より、出力信号のリップルが少なくローパスフィルタの
簡略化および広帯域化が可能な多ビツトＤ／Ａ変換器が
実現される。また、本発明に係る回路においては、回路
定数の誤差、変動等による出力信号の誤差がきわめて少
なくなり、単調性がくずれることもほとんどなくなる。
ざらに、本発明によれば、多ビットのＤ／△変換回路を
その精度を低下させることなく容易に集積回路化するこ
とが可能となる。
その精度を低下させることなく容易に集積回路化するこ
とが可能となる。
第１図は発明の１実施例に係る多値出力パルス幅変調回
路の概略を示すブロック回路図、第２図は第１図の回路
の動作を説明するための波形図、そして第３図および第
４図はそれぞれ第１図の回路において用いられるＤ／Ａ
変換器部分の詳細を示す電気回路図である。 １：ＰＷＭ回路、 ２：加算器、 ３ ： Ｄ／Ａ変換器、 ４：デコーダ、ＱＯ、Ｑｌ
、・・・、Ｑｌ６：ＭＯＳトランジスタ。 特許出願人 日本モトローラ株式会社 代理人弁理士 池 内 義 明 入カデ゛ン゛フＳレイｉ号 （へ）
路の概略を示すブロック回路図、第２図は第１図の回路
の動作を説明するための波形図、そして第３図および第
４図はそれぞれ第１図の回路において用いられるＤ／Ａ
変換器部分の詳細を示す電気回路図である。 １：ＰＷＭ回路、 ２：加算器、 ３ ： Ｄ／Ａ変換器、 ４：デコーダ、ＱＯ、Ｑｌ
、・・・、Ｑｌ６：ＭＯＳトランジスタ。 特許出願人 日本モトローラ株式会社 代理人弁理士 池 内 義 明 入カデ゛ン゛フＳレイｉ号 （へ）
Claims (1)
- 入力デジタル信号の一部のビットで表わされる値に応じ
てパルス幅変調された信号を出力するＰＷＭ回路部、該
ＰＷＭ回路部の出力信号のレベルに応じて前記入力デジ
タル信号の他のビットで表わされる値に所定数を加算す
る加算回路部、および該加算回路部の出力をアナログ信
号に変換するＤ／Ａ変換回路部を具備することを特徴と
する多値出力パルス幅変調回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20877285A JPS6269725A (ja) | 1985-09-24 | 1985-09-24 | 多値出力パルス幅変調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20877285A JPS6269725A (ja) | 1985-09-24 | 1985-09-24 | 多値出力パルス幅変調回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6269725A true JPS6269725A (ja) | 1987-03-31 |
Family
ID=16561837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20877285A Pending JPS6269725A (ja) | 1985-09-24 | 1985-09-24 | 多値出力パルス幅変調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6269725A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5181551A (ja) * | 1975-01-16 | 1976-07-16 | Hitachi Ltd | Fukugoki |
| JPS5932223A (ja) * | 1982-08-17 | 1984-02-21 | Toshiba Corp | デイジタル回路 |
| JPS5934727A (ja) * | 1982-07-31 | 1984-02-25 | ロ−ベルト・ボツシユ・ゲゼルシヤフト・ミツト・ベシユレンクテル・ハフツング | 高精度ｄａ変換装置 |
-
1985
- 1985-09-24 JP JP20877285A patent/JPS6269725A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5181551A (ja) * | 1975-01-16 | 1976-07-16 | Hitachi Ltd | Fukugoki |
| JPS5934727A (ja) * | 1982-07-31 | 1984-02-25 | ロ−ベルト・ボツシユ・ゲゼルシヤフト・ミツト・ベシユレンクテル・ハフツング | 高精度ｄａ変換装置 |
| JPS5932223A (ja) * | 1982-08-17 | 1984-02-21 | Toshiba Corp | デイジタル回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4316178A (en) | Digital-to-analog conversion system with compensation circuit | |
| US5057841A (en) | Analog-to-digital converter | |
| US4450433A (en) | D/A Converting circuit having two D/A converters for decoding and converting a digital signal into an analog signal | |
| US5138317A (en) | Digital to analogue converter adapted to select input sources based on a preselected algorithm once per cycle of a sampling signal | |
| US5231398A (en) | Method and apparatus for self-tracking multiple analog to digital conversion | |
| US6137430A (en) | Mismatch noise shaper for DAC-SUBDAC structures | |
| US6507296B1 (en) | Current source calibration circuit | |
| JPH07107981B2 (ja) | ローノイズ・スイッチキャパシター・デジタル／アナログ変換器 | |
| JPS6161578B2 (ja) | ||
| US6239734B1 (en) | Apparatus and a method for analog to digital conversion using plural reference signals and comparators | |
| EP0418184B1 (en) | Push pull double digital-to-analog converter | |
| US4595910A (en) | Digital-to-analog converter useful in a television receiver | |
| US6188347B1 (en) | Analog-to-digital conversion system and method with reduced sparkle codes | |
| US6603418B2 (en) | High precision, high-speed signal source | |
| US6011503A (en) | Half-flash type analog-to-digital converter capable of converting data at high speed | |
| KR950003287B1 (ko) | 디지탈 투 아날로그 컨버터내의 양극성 영점에서 주요 비트 전송에러를 제거하는 회로 및 방법 | |
| US5455583A (en) | Combined conventional/neural network analog to digital converter | |
| US5929798A (en) | High speed and low power digital/analog (D/A) converter using dual current cell arrays | |
| JPS6269725A (ja) | 多値出力パルス幅変調回路 | |
| EP0681372B1 (en) | Digital-to-analog conversion circuit and analog-to-digital conversion device using the circuit | |
| US6856269B1 (en) | D/A conversion method and D/A converter | |
| JP2805636B2 (ja) | 並列比較型ａ／ｄ変換器 | |
| KR0116974Y1 (ko) | 아나로그/디지탈 변환장치 | |
| JPS60105322A (ja) | デイジタル−アナログ変換器 | |
| JPH1093437A (ja) | 関数発生回路 |