JPS6254433A - 半導体基板の検査方法 - Google Patents
半導体基板の検査方法Info
- Publication number
- JPS6254433A JPS6254433A JP60194506A JP19450685A JPS6254433A JP S6254433 A JPS6254433 A JP S6254433A JP 60194506 A JP60194506 A JP 60194506A JP 19450685 A JP19450685 A JP 19450685A JP S6254433 A JPS6254433 A JP S6254433A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor substrate
- spot
- exposed
- inspected
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
アラインメント工程の前で、製品となるウェハ（半導体
基板）上にスポット露光し、この露光領域を検査領域と
して、基板上に被着された被膜の厚さ検査や、基板上に
付着された塵埃の検査等を行う方法を提起する。
基板）上にスポット露光し、この露光領域を検査領域と
して、基板上に被着された被膜の厚さ検査や、基板上に
付着された塵埃の検査等を行う方法を提起する。
これにより、工程を増やすことなく、またテストピース
等が不要で製品を直接測定できるようになった。
等が不要で製品を直接測定できるようになった。
本発明はりソゲラフイエ程前の半導体基板の検査方法に
関する。
関する。
半導体装置製造のウェハプロセスにおいては、多数のり
ソゲラフイエ程（フォトマスクを用いて基板上に塗布し
たフォトレジストを露光、現像してレジストパターンを
形成する工程）が行われている。
ソゲラフイエ程（フォトマスクを用いて基板上に塗布し
たフォトレジストを露光、現像してレジストパターンを
形成する工程）が行われている。
各リソグラフィ工程前において、半導体基板上に二酸化
珪素（Ｓｉ（ｈ）層、多結晶珪素（ポリＳｉ）層、窒化
珪素（ＳｉＪ４）層、燐珪酸ガラス（ＰＳＧ）層等の被
膜が形成される場合が多い。
珪素（Ｓｉ（ｈ）層、多結晶珪素（ポリＳｉ）層、窒化
珪素（ＳｉＪ４）層、燐珪酸ガラス（ＰＳＧ）層等の被
膜が形成される場合が多い。
この場合、膜厚チェックはテストピースを用いて行って
いるが、製品ウェハにより直接検査する方法の提起が望
まれている。
いるが、製品ウェハにより直接検査する方法の提起が望
まれている。
リソグラフィ工程前の半導体基板の検査方法の従来例は
前記のように、製品ウェハとテストピースとに同時に被
膜を形成して、テストピースの膜厚を測定して製品ウェ
ハの膜厚としていた。
前記のように、製品ウェハとテストピースとに同時に被
膜を形成して、テストピースの膜厚を測定して製品ウェ
ハの膜厚としていた。
従って、このような検査方法ではテストピースの準備を
必要とし、被膜形成装置のスペースを余分に必要とし、
また成長条件により製品ウェハとテストピース間の膜厚
差による誤差を生じるおそれがあった。
必要とし、被膜形成装置のスペースを余分に必要とし、
また成長条件により製品ウェハとテストピース間の膜厚
差による誤差を生じるおそれがあった。
従来のテストピースを用いた検査方法では間接チェック
であるため、誤差を生じやすく、かつ余分の材料、装置
余裕を必要とする。
であるため、誤差を生じやすく、かつ余分の材料、装置
余裕を必要とする。
上記問題点の解決は、半導体基板（１）上に複数のチッ
プパターンを形成するに際し、該半導体基板（１）にレ
ジストを塗布し、該半導体基板（１）上に任意に選んだ
検査領域（２）をスポット露光した後にチップパターン
のアラインメント、および露光を行い、現像して該検査
領域（２）の該半導体基板（１１を露出させ、露出部に
おいて該半導体基板（１１を検査する本発明による半導
体基板の検査方法により達成される。
プパターンを形成するに際し、該半導体基板（１）にレ
ジストを塗布し、該半導体基板（１）上に任意に選んだ
検査領域（２）をスポット露光した後にチップパターン
のアラインメント、および露光を行い、現像して該検査
領域（２）の該半導体基板（１１を露出させ、露出部に
おいて該半導体基板（１１を検査する本発明による半導
体基板の検査方法により達成される。
本発明の方法は、アラインメンＩ・工程の前で、製品ウ
ェハ上にスポット露光し、この後は通常のりソゲラフイ
エ程を経由する。そしてスポット露光による露光領域（
この領域のパターンはなくなっている）を検査領域とし
て、基板上に被着された被膜の厚さ検査や、基板上に付
着された塵埃の検査等を行うものである。
ェハ上にスポット露光し、この後は通常のりソゲラフイ
エ程を経由する。そしてスポット露光による露光領域（
この領域のパターンはなくなっている）を検査領域とし
て、基板上に被着された被膜の厚さ検査や、基板上に付
着された塵埃の検査等を行うものである。
この方法は、どんなアライナ−にも適用でき、工程を増
やすことなく、またテストピース等が不要で製品を直接
測定できる長所をもつ。
やすことなく、またテストピース等が不要で製品を直接
測定できる長所をもつ。
第１図は本発明を説明する半導体基板の平面図である。
図において、１は半導体基板、ＩＡ、ＩＢ、ＩＣ１・・
・・はチップ、２はスポット露光個所で検査領域である
。
・・はチップ、２はスポット露光個所で検査領域である
。
スポット露光はグラスファイバーにより導かれた光によ
り行う。
り行う。
第２図は本発明を実施する装置の配置図である。
図において、２１はコーターで、ここでフォトレジスト
を塗布する。
を塗布する。
２２はスポット露光機で、ウェハ上の任意の位置にグラ
スファイバーの先端がセットされている。
スファイバーの先端がセットされている。
２３はアライナ−で、ここでフォトマスクのアラインメ
ントと露光を行う。
ントと露光を行う。
２４はディベローバで、ここで現像を行い、検査領域と
チップパターンをフォトレジストに形成する。
チップパターンをフォトレジストに形成する。
第３図は本発明の工程を示すブロック図である。
図において、３１はフォトレジスト塗布で、塗布後プリ
ベークを行う。
ベークを行う。
３２はスポット露光で、グラスファイバーにより、この
例ではほぼ１チップ分のエリアを露光している。
例ではほぼ１チップ分のエリアを露光している。
３３はアラインメントと露光で、通常のアライナ−によ
り行う。
り行う。
３４は現像で、通常のディベローパを用い、フォトレジ
スト指定の現像液により行う。
スト指定の現像液により行う。
現像により、基板が露出した検査領域とチップパターン
を有するフォトレジストはポストベークされて固められ
る。
を有するフォトレジストはポストベークされて固められ
る。
３５は検査で、検査領域の半導体基板上に被着された被
膜をエリプソメータ等を使用して厚さの検査を行う。ま
た基板上の塵埃数を検査する。
膜をエリプソメータ等を使用して厚さの検査を行う。ま
た基板上の塵埃数を検査する。
以上詳細に説明したように本発明による検査方法は、ど
んなアライナ−にも適用でき、工程を増やすことなく、
またテストピース等が不要で製品を直接測定できる長所
をもつため測定誤差は少ない。
んなアライナ−にも適用でき、工程を増やすことなく、
またテストピース等が不要で製品を直接測定できる長所
をもつため測定誤差は少ない。
第１図は本発明の詳細な説明する半導体基板の平面図、
第２図は本発明を実施する装置の配置図、第３図は本発
明の工程を示すブロック図、図において、 １は半導体基板、 ＩＡ、 ＩＢ、 ＩＣ，・・・・はチップ、２はスポッ
ト露光個所で検査領域、 ２１はコーター、 ２２はスポット露光機、 ２３はアライナ−１ ２４はディベローバ、 ３１はフォトレジスト塗布、 ３２はスポット露光、 ３３はアラインメントと露光、 ３４は現像、 ３５は検査 ゛
明の工程を示すブロック図、図において、 １は半導体基板、 ＩＡ、 ＩＢ、 ＩＣ，・・・・はチップ、２はスポッ
ト露光個所で検査領域、 ２１はコーター、 ２２はスポット露光機、 ２３はアライナ−１ ２４はディベローバ、 ３１はフォトレジスト塗布、 ３２はスポット露光、 ３３はアラインメントと露光、 ３４は現像、 ３５は検査 ゛
Claims (1)
- 【特許請求の範囲】 半導体基板（１）上に複数のチップパターンを形成する
に際し、 該半導体基板（１）にレジストを塗布し、該半導体基板
（１）上に任意に選んだ検査領域（２）をスポット露光
した後にチップパターンのアラインメント、および露光
を行い、現像して該検査領域（２）の該半導体基板（１
）を露出させ、 露出部において該半導体基板（１）を検査することを特
徴とする半導体基板の検査方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60194506A JPS6254433A (ja) | 1985-09-03 | 1985-09-03 | 半導体基板の検査方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60194506A JPS6254433A (ja) | 1985-09-03 | 1985-09-03 | 半導体基板の検査方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6254433A true JPS6254433A (ja) | 1987-03-10 |
Family
ID=16325653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60194506A Pending JPS6254433A (ja) | 1985-09-03 | 1985-09-03 | 半導体基板の検査方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6254433A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010249833A (ja) * | 1998-04-30 | 2010-11-04 | Kla-Tencor Corp | 半導体ウェーハを検査するシステム及び方法 |
| US10481496B2 (en) | 2017-06-28 | 2019-11-19 | International Business Machines Corporation | Forming conductive vias using a light guide |
-
1985
- 1985-09-03 JP JP60194506A patent/JPS6254433A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010249833A (ja) * | 1998-04-30 | 2010-11-04 | Kla-Tencor Corp | 半導体ウェーハを検査するシステム及び方法 |
| US10481496B2 (en) | 2017-06-28 | 2019-11-19 | International Business Machines Corporation | Forming conductive vias using a light guide |
| US10712664B2 (en) | 2017-06-28 | 2020-07-14 | International Business Machines Corporation | Forming conductive vias using a light guide |
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