JPS6252968B2 - - Google Patents
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- JPS6252968B2 JPS6252968B2 JP14746979A JP14746979A JPS6252968B2 JP S6252968 B2 JPS6252968 B2 JP S6252968B2 JP 14746979 A JP14746979 A JP 14746979A JP 14746979 A JP14746979 A JP 14746979A JP S6252968 B2 JPS6252968 B2 JP S6252968B2
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- capacitance
- switch
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- input
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H15/00—Transversal filters
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- Filters That Use Time-Delay Elements (AREA)
Description
【発明の詳細な説明】
本発明はLSIフイルタとして、スイツチド・キ
ヤパシタを用いたトランスバーサル・フイルタに
関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a transversal filter using switched capacitors as an LSI filter.
従来トランスバーサル・フイルタとしては
CCD(電荷結合デバイス)を用いたものがあ
る。これはCCD遅延線の各ノードの電荷量を検
出し、その値に或る係数を重みづけし、それらを
加算することによつて得られるもので、第1図に
その原理を示す。 As a conventional transversal filter,
Some use CCDs (charge-coupled devices). This is obtained by detecting the amount of charge at each node of the CCD delay line, weighting the value with a certain coefficient, and adding them. The principle is shown in FIG.
図で1は入力端、D1〜DoはCCD遅延線、V1〜
Voは各CCD遅延線のノード電圧、2―1〜2―
nは重づけ係数器、3は加算器、4は出力端を示
す。これはn段の遅延線フイルタの例で、入力信
号によつて得られる。 In the figure, 1 is the input terminal, D 1 to D o are CCD delay lines, and V 1 to
V o is the node voltage of each CCD delay line, 2-1 to 2-
n indicates a weighting coefficient unit, 3 indicates an adder, and 4 indicates an output end. This is an example of an n-stage delay line filter, which is obtained by an input signal.
各ノードの電圧をVKとし、それにかかる重み
づけ係数をhK(K=1,2……n)とし、サン
プリング周波数をクロツクパルスの周期TCと同
じ周波数Cとすると、出力端4からの出力Vout
は
となる。 Assuming that the voltage at each node is V K , the weighting coefficient applied to it is h K (K=1, 2...n), and the sampling frequency is C , which is the same as the period T C of the clock pulse, the output from output terminal 4 is Vout
teeth becomes.
この様な原理を用いたCCDトランスバーサ
ル・フイルタの実例として電極分割形トランスバ
ーサル・フイルタがある。これは各ノード電圧の
重みづけをK番目の電極が(1+hK):(1−
hK)の比となるように構成され、各電極よりの
出力はOp―Ampにより検出されるような構成の
フイルタである。 An example of a CCD transversal filter using this principle is a split-electrode transversal filter. This means that the Kth electrode is (1+h K ): (1-
h K ), and the output from each electrode is detected by an Op-Amp.
また、LSIフイルタとしてスイツチド・キヤパ
シタ(以下S・C・Fと記す)を用いたCODEC
用フイルタなどが研究開発されている。 In addition, CODECs using switched capacitors (hereinafter referred to as S・C・F) as LSI filters
Research and development is being carried out on filters for
このフイルタはスイツチド・キヤパシタ,演算
増巾器(以下Op―Ampと記す)等で構成されて
いる。斯様にS・C・Fも電極分割形CCDトラ
ンスバーサルフイルタもOp―Ampが使用されて
いる。Op―AmpをLSIフイルタの中に組込むと
次の点で制約をうける。 This filter is composed of a switched capacitor, an operational amplifier (hereinafter referred to as Op-Amp), and the like. In the same way, Op-Amp is used in both S・C・F and split electrode CCD transversal filters. When Op-Amp is incorporated into an LSI filter, it is subject to the following restrictions.
(1) 高い利得で使用するとき、使用周波数帯域を
広帯域化きない。(1) When using at high gain, the frequency band used cannot be widened.
(2) 高次のフイルタの構成ではOp―Ampも次数
だけ増加するので、Op―Ampの個数も増加す
るためOp―Ampによる電力消費量が増加する
ので高次のフイルタが作り難い。(2) In the configuration of a high-order filter, Op-Amp also increases by the order, so the number of Op-Amp also increases, and the power consumption by Op-Amp increases, making it difficult to create a high-order filter.
本発明は、上記の次点を除くためOp―Ampを
使用しないLSIフイルタを提供するものである。 The present invention provides an LSI filter that does not use Op-Amp in order to eliminate the above-mentioned runner-up.
本発明のフイルタの構成において、n×n個の
静電容量をn行n列に配置し、行の各静電容量を
トランスバーサル・フイルタの係数に応じた値に
重づけし、各静電容量ごとにT時間おきの信号を
スイツチによりτ(<T)時間、入力側に結線す
ることにより入力信号を充電し、その周期の残り
のT―τ時間に各行1個の静電容量を順次、トラ
ンスバーサル・フイルタ構成に従つた順序で選
び、出力端に結線することにより出力信号を得る
ことを特徴としている。 In the filter configuration of the present invention, n×n capacitances are arranged in n rows and n columns, each capacitance in the row is weighted to a value according to the coefficient of the transversal filter, and each capacitance is The input signal is charged by connecting a signal every T time for each capacitor to the input side for τ (<T) time using a switch, and one capacitance for each row is sequentially charged for the remaining T−τ time of the cycle. , are selected in the order according to the transversal filter configuration, and are connected to the output end to obtain an output signal.
この方法によればフイルタ構成にOp―Ampを
必要としないから、
(1) 使用周波数を高周波帯域まで伸ばすことが出
来る。 Since this method does not require an Op-Amp in the filter configuration, (1) the frequency of use can be extended to the high frequency band;
(2) 能動素子としてはC・MOSのスイツチを使
用するので電力消費量もOp―Ampに比して極
めて少ない。従つて高次のフイルタが設計でき
る。(2) Since C/MOS switches are used as active elements, power consumption is extremely low compared to Op-Amp. Therefore, high-order filters can be designed.
等の利点を持つLSIフイルタが実現できる。An LSI filter with the following advantages can be realized.
次に本発明を図について説明する。 The invention will now be explained with reference to the figures.
第2図は本発明のトランスバーサル・フイルタ
のクロツクパルスのタイムチヤートを示す。 FIG. 2 shows a time chart of clock pulses of the transversal filter of the present invention.
図で2―1は書き込み信号のクロツクパルス、
2―2は読み出しクロツクパルスを表わし、横軸
は時刻tを表す。 In the figure, 2-1 is the write signal clock pulse.
2-2 represents a read clock pulse, and the horizontal axis represents time t.
書き込み信号2―1のうち2―1―1はスイツ
チS1jを動作させ、クロツクパルスで静電容量
C11,C12,C13,……C1oに入力信号を充電させ
る。 Of the write signals 2-1, 2-1-1 operates the switch S 1 j, and the capacitance is increased by the clock pulse.
C 11 , C 12 , C 13 , . . . C 1o is charged with an input signal.
2―1―2はスイツチS2jを動作するクロツク
パルスで、2―1―3はスイツチS3jを、2―1
―4はスイツチS4jを、……2―1―nはスイツ
チSojを夫々動作させるクロツクパルスで、
夫々静電容量C21,C22,C23,…C2o、C31,
C32,C33…C3o、C41,C42,C43…C4o、……Co
1,Co2,Co3…Cooを充電させる。 2-1-2 is a clock pulse that operates switch S 2 j, 2-1-3 is a clock pulse that operates switch S 3 j, and 2-1
-4 is a clock pulse that operates switch S 4 j, ... 2-1-n is a clock pulse that operates switch S o j, respectively.
Capacitance C 21 , C 22 , C 23 ,...C 2o , C 31 , respectively
C 32 , C 33 ... C 3o , C 41 , C 42 , C 43 ... C 4o , ... C o
1 , Co2 , Co3 ... Coo is charged.
読み出しクロツクパルス2―2のうち、2―2
―1はスイツチSj(n−j+2)を動作するクロ
ツクパルス、2―2―2はスイツチSj(n−j+
3)を動作させるクロツクパルス、2―2―3は
スイツチSj(n−j+4)を、……2―2―nは
スイツチSj(n−j+1)を夫々動作させるクロ
ツクパルスである。 2-2 of read clock pulses 2-2
-1 is a clock pulse that operates switch Sj (n-j+2), and 2-2-2 is a clock pulse that operates switch Sj (n-j+2).
3), 2-2-3 is a clock pulse that operates switch Sj (n-j+4), . . . 2-2-n is a clock pulse that operates switch Sj (n-j+1), respectively.
第3図は本発明のトランスバーサル・フイルタ
の入力信号の書き込み読み出しを図で説明するも
のである。 FIG. 3 diagrammatically explains the writing and reading of input signals of the transversal filter of the present invention.
書き込み,読み出しは第2図のクロツクパルス
によつて行われる。 Writing and reading are performed using the clock pulses shown in FIG.
説明の都合上、64ケの静電容量が8行×8列に
配置され、各行の静電容量は夫々所望の伝送特性
に適合するように重みづけされ、各列の静電容量
は同一であるとする。図で7は静電容量行で3
1,32……38の入力信号による充電の状況を
示す。8―1は31,22,13の読み出しを表
わし、8―2は84,75,66,57,48の
読み出しを表わす。 For convenience of explanation, 64 capacitors are arranged in 8 rows x 8 columns, the capacitances in each row are weighted to suit the desired transmission characteristics, and the capacitances in each column are the same. Suppose there is. In the figure, 7 is the capacitance row and 3
1, 32, . . . 38 show charging status using input signals. 8-1 represents reading of 31, 22, and 13, and 8-2 represents reading of 84, 75, 66, 57, and 48.
図の中の数字は静電容量のサフイツクスで、例
えば11はC11を意味し、12はC12を意味する。
またV3T,V2T,V1T,V0T,V-Tは入力信号に
よつて充電された静電容量の電位を表わし、Tは
時間間隔を示す。 The numbers in the figure are capacitance suffixes, for example 11 means C 11 and 12 means C 12 .
Further, V 3T , V 2T , V 1T , V 0T , and V -T represent the potentials of the capacitances charged by the input signal, and T represents the time interval.
第2図の書き込みクロツクパルス2―1によつ
て図の上方よりの静電容量行11,12,13…
…18,21,22,23……28等が各行毎に
入力信号をT時間の間隔で充電しているものとす
る。 The write clock pulse 2-1 in FIG. 2 causes capacitance rows 11, 12, 13, . . . from the top of the diagram.
. . 18, 21, 22, 23, . . . 28, etc. are charged with input signals for each row at intervals of T time.
第2図の書き込みクロツクパルス2―1―3に
よつて静電容量行7がτ(<T)の期間、同時に
充電され、次のT―τ時間に読み出しクロツクパ
ルスによつて静電容量31,22,13,84,
75,66,57,48の電荷が読み出される。
その時の読み出し出力Vout(3T)は、
Vout(3T)=C31V(3T)+C22V(2T)+C13V(1T)+/CT
C84V(0T)+C75V(−1T)+…+C48V(−4T)/
ここにCT=C31+C22+C13+C84+C75+……+
C48となる。 The write clock pulse 2-1-3 in FIG. 2 charges the capacitor rows 7 simultaneously for a period of τ (<T), and the read clock pulse charges the capacitors 31, 22 at the next time T-τ. ,13,84,
Charges 75, 66, 57, and 48 are read out.
The readout output Vout (3T) at that time is Vout (3T) = C 31 V (3T) + C 22 V (2T) + C 13 V (1T) + /C 84 V ( 0T ) + C 75 V (-1T) +...+C 48 V (-4T)/ Here C T =C 31 +C 22 +C 13 +C 84 +C 75 +...+
C 48 .
次の静電容量行41,42,43……48につ
いても上記と同様に書き込み読み出しが行なわ
れ、その読み出し出力Vout(4T)は
Vout(4T)=C41V(4T)+C32V(3T)+C23V(2T)+/CT
C85V(1T)+C76V(0T)+…+C58V(−3T)/
以下同様な手法で書き込み読み出しが行なわれ
る。 The next capacitance rows 41, 42, 43...48 are also written and read in the same way as above, and the read output Vout (4T) is Vout (4T) = C 41 V (4T) + C 32 V (3T )+ C23V (2T)+/ CTC85V (1T)+ C76V (0T)+...+ C58V (-3T)/Writing and reading are performed in the same manner below.
第4図は本発明の実施例であつて、スイツチを
持つた静電容量がn行n列に配置されている図
で、11は入力端子、12は出力端子、13は
A1〜Aoのトランスバーサル・フイルタの重みづ
け係数を持つ係数器で、静電容量行の各静電容
量、例えば14のときはC11はA1の重づけ係数
を、C12はA2の重みづけ係数を、C13はA3の重み
づけ係数を、……C1oはAoの重みづけ係数を付
与される。15,16についても同様な静電容量
行である。各列の静電容量は同一容量の静電容量
である。17は静電容量に直結したスイツチ群
で、入,出力、中点を有し、図中スイツチS11は
静電容量C11に接続され、S12はC12に、S13はC13
に…S1oはC1oに夫々接続されている。 FIG. 4 shows an embodiment of the present invention, in which capacitors with switches are arranged in n rows and n columns, where 11 is an input terminal, 12 is an output terminal, and 13 is an output terminal.
A coefficient unit with transversal filter weighting coefficients of A 1 to A o . For each capacitance in a capacitance row, for example 14, C 11 is the weighting coefficient of A 1 , C 12 is A C 13 is given a weighting coefficient of A 3 , ... C 1o is given a weighting coefficient of A o . 15 and 16 are also similar capacitance rows. The capacitance of each column is the same capacitance. 17 is a group of switches directly connected to capacitance, and has an input, an output, and a middle point. In the figure, switch S 11 is connected to capacitance C 11 , S 12 is connected to C 12 , and S 13 is connected to C 13 .
...S 1o is connected to C 1o , respectively.
スイツチ群18,19も17と同じ形式のスイ
ツチで、C21はS21に、C22はS22に、C2oはS2o
に、またCo1はSo1に、Co2はSo2にCooはSooに
夫々接続されている。20はアースである。 Switch groups 18 and 19 are also switches of the same type as 17; C 21 is connected to S 21 , C 22 is connected to S 22 , and C 2o is connected to S 2o.
, C o1 is connected to S o1 , C o2 is connected to S o2 , and C oo is connected to S oo . 20 is ground.
第5図は静電容量に正係数を与えるためのスイ
ツチと静電容量の組合せを示す図で、図において
21はスイツチで、21―1は入力側の接点、2
1―2は中点、21―3は出力側の接点、21―
4は各接点に接続する接触子、22は静電容量で
ある。 Figure 5 is a diagram showing a combination of a switch and capacitance to give a positive coefficient to capacitance. In the figure, 21 is a switch, 21-1 is a contact on the input side, and 2
1-2 is the middle point, 21-3 is the contact on the output side, 21-
4 is a contactor connected to each contact, and 22 is a capacitance.
この場合、入力端子INよりの入力信号が21
―1を通つて静電容量22に充電されると電荷は
アースに対し正となるから、接触子21―4が2
1―3に接続されれば入力信号は正の状態で出力
端子OUTから出力される。 In this case, the input signal from the input terminal IN is 21
When the capacitance 22 is charged through the contact 21-4, the charge becomes positive with respect to the ground.
1-3, the input signal is output from the output terminal OUT in a positive state.
第6図は負係数を与えるときに用いられる静電
容量とスイツチとの組合せである。 FIG. 6 shows a combination of capacitance and switch used to provide a negative coefficient.
図で23,25はスイツチ、24は静電容量を
示す。 In the figure, 23 and 25 are switches, and 24 is a capacitance.
入力端子INに入力信号が入力されると、スイ
ツチ23の23―1を経て、静電容量24に充電
される。この時の電荷の正負は25―1につなが
るアース20′側が負である。 When an input signal is input to the input terminal IN, the capacitance 24 is charged through the switch 23 23-1. At this time, the charge on the ground 20' side connected to 25-1 is negative.
この電荷が出力される時はスイツチ23の接触
子23―4が23―3につながれてアース20に
接続され、スイツチ25の接触子25―4が25
―3につながれると静電容量の正負が反転され
て、入力信号は負係数を与えられた信号として出
力される。 When this charge is output, contact 23-4 of switch 23 is connected to 23-3 and connected to ground 20, and contact 25-4 of switch 25 is connected to 23-3 and connected to ground 20.
-3, the sign of the capacitance is inverted, and the input signal is output as a signal given a negative coefficient.
第5図,第6図により説明した正係数,負係数
はトランスバーサル・フイルタの伝送特性によつ
て使用されるものである。 The positive coefficients and negative coefficients explained with reference to FIGS. 5 and 6 are used depending on the transmission characteristics of the transversal filter.
第7図は本発明に使用される電子スイツチでC
MOSによるトランジスタスイツチで端子26
よりのクロツクパルスによつてスイツチがON,
OFFされる。図でINは入力端子、OUTは出力端
子、27はインバータでクロツクパルスが反転さ
れる。28,29はPチヤンネルのMOSトラン
ジスタ、30,31はNチヤンネルのMOSトラ
ンジスタで、28と30,29と31とでC
MOSトランジスタとなつている。Cijは静電容量
である。 Figure 7 shows an electronic switch used in the present invention.
Terminal 26 with transistor switch by MOS
The switch is turned on by the next clock pulse,
It will be turned off. In the figure, IN is an input terminal, OUT is an output terminal, and 27 is an inverter that inverts the clock pulse. 28 and 29 are P channel MOS transistors, 30 and 31 are N channel MOS transistors, and 28 and 30, 29 and 31 are C channel MOS transistors.
It is a MOS transistor. Cij is capacitance.
図で26よりクロツクパルスが入力されると
MOSトランジスタ29と30に入力され、同時
にインバータ27により前記クロツクパルスが反
転されてMOSトランジスタ28と31に入力さ
れる。クロツクパルスがHigh levelの時28,3
0は導通され、29,31は不導通状態となり
INよりの入力信号は電子スイツチ28,30を
経て静電容量Cijに充電される。次にクロツクパ
ルスがHigh Level(第2図)よりLow Level
(第2図)になると28,30は不導通状態とな
り、29,31が導通状態となつて、スイツチ2
9,31を経てCijの電荷が出力端子OUT側に接
続される。 In the figure, when a clock pulse is input from 26,
The clock pulse is input to MOS transistors 29 and 30, and at the same time, the clock pulse is inverted by an inverter 27 and input to MOS transistors 28 and 31. 28,3 when clock pulse is high level
0 is conductive and 29 and 31 are non-conductive.
The input signal from IN passes through electronic switches 28 and 30 and charges the capacitance Cij. Next, the clock pulse goes from High Level (Figure 2) to Low Level.
(Fig. 2), 28 and 30 become non-conductive, 29 and 31 become conductive, and switch 2
9 and 31, the charge of Cij is connected to the output terminal OUT side.
トランスバーサル・フイルタの動作を第2図,
第4図を用いて説明する。 Figure 2 shows the operation of the transversal filter.
This will be explained using FIG.
第4図で、入力端子11より入力信号が入力信
号が入力され、第2図の書き込みクロツクパルス
2―1―1によつてスイツチS1j(S11,S12…S1
o)が入力側に接続されると入力信号は静電容量
行C11,C12…C1oをτ(<T)時間充電する。次
にt1からT時間後に書き込みパルス2―1―2に
よつてスイツチS2j(S21,S22,S23…S2o)が動
作して……入力側に静電容量行C21,C22,C23…
C2oが接続され入力信号を充電する。 In FIG. 4, an input signal is input from the input terminal 11, and switches S 1 j (S 11 , S 12 . . . S 1
o ) is connected to the input side, the input signal charges the capacitance rows C 11 , C 12 . . . C 1o for a time τ (<T). Next, after T time from t 1 , the switch S 2j (S 21 , S 22 , S 23 . . . S 2o ) is operated by the write pulse 2-1-2, and the capacitance row C 21 , C 22 , C 23 …
C 2o is connected to charge the input signal.
入力信号によつて各行の静電容量がT時間の間
隔で充電された次にt1−t0=T/2時間後にスイツチ
Sj(n−j+2)が,t3−t0=T+T/2時間後にス
イツチSj(n−j+3)が、t5−t0=2T+T/2時間
後にスイツチSj(n−j+4)が夫々動作して出
力側に接続されT−T/2=T/2時間充電された入力
信
号を出力する、この状況はすでに第3図で説明し
た通りである。 The capacitance of each row is charged by the input signal at an interval of time T, and then, after t 1 −t 0 =T/2 hours, the switch Sj (n−j+2) charges the capacitance at t 3 −t 0 =T+T/2. After t5 - t0 = 2T+T/2 hours, switch Sj (n-j+4) operates and connects to the output side, charging T-T/2=T/2 hours. This situation, in which the input signal is output, is as already explained in FIG.
いま、i行の静電容量に充電される入力電荷は
Qij=Cij Vin〔it〕,j=1〜n
出力電圧Vout(iT)は
ここにa=i+1−((n−j+i+1))
(( ))はnを法とする整数
いま(2)式において、l=((n−j+i+1)),hl
=C0・A(l)とすれば、
となりトランスバーサル・フイルタを表わす。以
上、LSIフイルタとして、Op―Ampを用いない
トランスバーサルフイルタをキヤパシタスイツチ
ングすることにより実現可能となる。 Now, the input charge charged to the capacitance of row i is Qij=Cij Vin[it], j=1~n, and the output voltage Vout(iT) is Here a=i+1-((n-j+i+1)) (( )) is an integer modulo n. Now, in equation (2), l=((n-j+i+1)), hl
If =C 0・A(l), then This represents a transversal filter. The above can be realized as an LSI filter by capacitor switching a transversal filter that does not use an Op-Amp.
第1図はトランスバーサル・フイルタの原理図
で、第2図は本発明のトランスバーサル、フイル
タの書き込み、読み出し出力を動作させるクロツ
クパルスのタイムチヤート、第3図は、本発明の
書き込み信号及び読み出し出力を説明するための
図、第4図は本発明の実施例を示す図、第5図は
正係数を与える回路、第6図は負係数を与える回
路を示す図、第7図はトランジスタスイツチを示
す図である。
Figure 1 is a principle diagram of a transversal filter, Figure 2 is a time chart of clock pulses that operate the transversal, filter write, and read outputs of the present invention, and Figure 3 is a write signal and read output of the present invention. FIG. 4 is a diagram showing an embodiment of the present invention, FIG. 5 is a diagram showing a circuit giving a positive coefficient, FIG. 6 is a diagram showing a circuit giving a negative coefficient, and FIG. 7 is a diagram showing a transistor switch. FIG.
Claims (1)
され、該静電容量の各々は入、出力端子に接続さ
れる切替スイツチを有するとともに、前記各静電
容量の各行のそれぞれの静電容量はトランスバー
サル・フイルタの係数が重みづけられ、 I行J列から前記静電容量の充電を開始するに
際し、 行数が1づつ増加する方向に順次行毎の静電容
量をT時間間隔で入力信号をτ(<T)時間だけ
充電するように前記切替スイツチを制御し、 行数が1づつ減少し、列数が1づつ増加する方
向の静電容量が蓄積した充電電荷を出力端子に出
力するように前記切替スイツチを制御して出力信
号を得るように構成したことを特徴とするトラン
スバーサル・フイルタ。[Scope of Claims] 1. Capacitors are arranged in a matrix of n rows and n columns, each capacitor has a changeover switch connected to input and output terminals, and each row of each capacitor The capacitance of each capacitance is weighted by the coefficient of the transversal filter, and when charging of the capacitance starts from row I and column J, the capacitance of each row is sequentially increased in the direction in which the number of rows increases by 1. The changeover switch is controlled so that the input signal is charged for τ (<T) time at T time intervals, and the capacitance is accumulated in the direction in which the number of rows decreases by 1 and the number of columns increases by 1. 1. A transversal filter characterized in that the changeover switch is controlled to output charges to an output terminal to obtain an output signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14746979A JPS5671324A (en) | 1979-11-14 | 1979-11-14 | Transversal filter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14746979A JPS5671324A (en) | 1979-11-14 | 1979-11-14 | Transversal filter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5671324A JPS5671324A (en) | 1981-06-13 |
| JPS6252968B2 true JPS6252968B2 (en) | 1987-11-09 |
Family
ID=15431080
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14746979A Granted JPS5671324A (en) | 1979-11-14 | 1979-11-14 | Transversal filter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5671324A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6964890B1 (en) | 1992-03-17 | 2005-11-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59161117A (en) * | 1983-03-04 | 1984-09-11 | Nec Corp | Switched capacitor type cable equalizer |
| JP5554464B2 (en) * | 2006-04-07 | 2014-07-23 | パナソニック株式会社 | Filter device |
| US8032094B2 (en) | 2006-06-08 | 2011-10-04 | Panasonic Corporation | Discrete filter, sampling mixer, and radio device |
-
1979
- 1979-11-14 JP JP14746979A patent/JPS5671324A/en active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6964890B1 (en) | 1992-03-17 | 2005-11-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
| US7564057B1 (en) | 1992-03-17 | 2009-07-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having an aluminum nitride film |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5671324A (en) | 1981-06-13 |
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