JPS62503129A - レ−ザデイスプレイシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 レーザディスプレイシステム この発明は、一般的にはレーザディスプレイシステムに関し、特にレーザをリア ルタイムでコンピュータ駆動し、在来のレーザディスプレイシステムでは不可能 であった特殊な効果を達成するコンピュータとレーザとの間のインタフェースに 関する。

既知のコンピュータ制御レーザディスプレイシステムは、コンピュータが設定す るＸ、、Ｙ座標に応じてビームをＸ−Ｙ面内に向けて投射する精密ガルバノメー タに取付けられた一対の鏡で構成されている。この鏡を適切に操作することによ って、レーザビームをしてスクリーン上において所望のパターンをトレースさせ ることができる。パターンが十分に高い速度でビームによってスイープされると 、トレースされたパターンが間断なく光り続け、これが人間の目により視認され る。それ故レーザは、広告、ライトショウ、特殊効果の創出などに適用すること ができる。

レーザイメージを作り出す場合、まず最初にイメージの点の座標をコンピュータ で計算し、これをアナログ電圧に変換し、各精密ガルバノメータ／鏡アセンブリ へ送らなければならない。さらに、座標値を、少なくとも十分に高い速度でガル バノメータ／鏡へ送らなければならない。既知のシステムは、使用しているコン ピュータがリアルタイムで鏡に座標データを供給できるような高速度で入力イン ストラクションからディスプレイ座標を計算することができないために、レーザ ディスプレイパターンをリアルタイムで創造、変更することができない。

そのため在来のレーザディスプレイシステムにおいては、まず最初に所望イメー ジの座標を計算し、続いてこれをメモリーに格納し、予め設定した速度でメモリ ーから該。

座標をリードアウトしなければならない既知のシステムは一般的にフレキシビリ ティに乏しく、オペレータによ、るインストラクションがほとんど不可能である 。さらに、簡単なイメージの座標を格納するにも大量のメモリーを・必要とする ため、レーザディスプレイシステムの価格が高くなり、構造が複雑になる。

この発明は、レーザによってディスプレイすべきイメージの鮮明度に関するデー タを受けて格納し、座標デー、夕を出力として発生するコンピュータを備えてお り、該コンピュータが、レーザビームを投射する方向を制御し＼レーザビームを してスクリーン上においてイメージをトレースせしめるレーザ制御回路へ該出力 を送り、該コンピュータの出力と該制御回路との間にデータバッファを介装して おり、制御回路の条件によって設定される速度−でデータバッファから制御回路 へデータを供給し、コンピユータの能力によって設定される速度でコンピュータ からデータバッファへデータを供給し、コンピュータからデータバッファへ供給 される時と同じ順序でデータバッファから制御回路へデータを供給する、レーザ ディスプレイシステムを提供しようとするものである。

本発明の１つの好ましい実施態様においては、コンピュータは、データバッファ が時によって情報を受入れることができないような高い速度でデータをデータバ ッファへ供給することができる。このような高速度のデータを処理するために、 バッファがデータを受入れることができなくなったことを指示する第１信号アウ トプットと、データバッファが予め設定した空乏度（ｄ　ｅ　ｇ　ｒ　ｅ　ｅｏ ｆ　ｅｍｐｔｉｎｅｓｓ）に達したことまたはそれを越えたことを指示する第２ 信号出力とをデータバッファに備える。データバッファが発生するこの第１、第 ２信号がコンピュータに割込みをかけ、コンピュータの１プログラムと第２プロ グラムを切換える。コンピュータの第１プログラムとは、データ座標を計算して バッファへ供給するプログラムであり、データバッファが第２信号を発生すると 開始または再開し、データバッファが第１信号を発生すると停止する。第２プロ グラムとは、ユーザインタフェースであり、ディスプレイすべきイメージの生成 、格納、取出しを行うプログラムであり、データバッファが第１信号を発生する と開始または再開し、データバッファが第２信号を発生すると停止する。

この好ましい実施態様においては、データバッファは、第１信号としてバッファ フル信号（Ｂｕｆｆｅｒ　Ｆｕｌｌ　ｓｉｇｎａｌ）と、第２信号としてバッフ ァハーフエンプティ信号（Ｂｕｆｆｅｒ　Ｈａｌｆ　Ｅｍｐｔｙ　ｓｉｇｎａｌ ）を持っている先入先出（ＦＩＦＯＦｉｒｓｔ　Ｉｎ　Ｆｉｒｓｔ　０ｕｔ）バ ッファであり、データバッファがハーフエンプティ信号を発生してコンピュータ に割込みをかけると出力プログラムに切り替わり、出力プログラムが座標データ を計算して先入先出バッファへ供給し、データバッファがフル信号を発生しても う一部プロセッサに割込みをかけると出力プログラムが終了し、ユーザインタフ ェースプログラムが再開される。このようにして、コンピュータの総処理時間の 相当部分が、イメージの設定／格納などの作業を行うための時間としてユーザに 提供される。またこの″スペア”プロセッサ時間を利用してハウスキーピングを 行ったり、イメージを出力プログラムへキューイング（ｑｕｅｅｎｇ）したりす ることができる。

この発明はまた、コンピュータと、レーザビーム姿勢制御装置とをインタフェー スさせるインタフェース回路であって、該コンピュータの複数のプログラムモー ドにアドレッシングするアドレッシング手段と、コンピュータにおいて実行され ているプログラムに割込みをかける２つの割込み信号を持っている先入先出メモ リーとで構成されており、該メモリーが該コンピュータからレーザビーム姿勢デ ータを受け、先入先出メモリーが“空に近くなれば”該第１割込み信号が発生し 、先入先出メモリーが“満杯になれば”該第２割込み信号が発生し、該第１、第 ２割込み信号がコンピュータへ送られるとコンピュータにおいて実行されている ２つのプログラムが切換えられる、インタフェース回路を提供しようとするもの である。

以下、添附図面を参照しながら、本発明のいくつかの実施態様を紹介する。

第１図は、本発明のレーザディスプレイシステムの構成図、 第２図は、第１図のコンピュータとデジタル−アナログ変換器を接続している第 １実施態様のバッファ回路の一部の構成図、 第３図は、第１図のコンピュータとデジタル−アナログ変換器を接続している第 ２実施態様のバッファ回路の一部の構成図、 第４図は、好ましい実施態様のインタフェース回路の構成図、 第５図は、本発明の出力バッファが発生する割込み信号のプログラムスケジュー リングルーチンのフローチャートである。

第１．２図で示すように、レーザ（１９）が発生するレーザビームがレーザ制御 手段（５）によって方向制御される。レーザ制御手段（５）は、精密ガルバノメ ータ装置（２１，２２）に取付けられている鏡（１７，１８）で構成されている 。シャッター（２０）がビームを遮断する。一般的には、直交方向に往復する２ つの鏡（１７，１８）によってビームをＸ−Ｙ面内へ向けて投射する。ガルバノ メータ装置（２１，２２）は、増幅器（１５，１８）で増幅されるアナログ電圧 デフレクション（２３，２４）で駆動される。このアナログ屈曲信号は、コンピ ュータ（１０）とレーザ制御手段（５）との間のインタフェースの一部になって いる２つの８ビットデジタル−アナログ変換器（ＩＬ　１４）が発生する。デジ タル−アナログ変換器（１３，１４）へは、２つの並列先入先出バッファとして 構成されている先入先出メモリーからデジダル値が供給される。２つの先入先出 バッファは、好ましくは、シャッター制御用とクロック選択用の２つのエキスト ラビットを供給する。したがって先入先出メモリーは１８ビット幅である。クロ ック選択ビットによって、プログラマブルタイマーのチャンネルを選択する。プ ログラマブルタイマーのチャンネル先入先出メモリーの出力クロッキング（ｏｕ ｔｐｕｔｃｌｏｃｋｉｎｇ）を制御し、したがってガルバノメータが新姿勢（ｐ ｏｓ　ｉ　ｔ　ｉ　ｏｎ）座標値で更新される速度が制御される。かくして、複 合イメージの色々な部分を色々な速度で書くことができ、融通性が向上する。

所望デフレクタ更新速度（毎秒２０，０００回ｍ　ａ　ｘ　）がコンピュータの 計算容量の基本限界に近いため、コンピュータのデータ生成速度の不規則性を均 一化し、プログラムのデータの供給の仕方を最適化する必要がある。

２つの異なる条件でコンピュータ割込み信号を発生することによってこれを可能 にすることができる。第２図を参照して、先入先出メモリーが“空に近くなれば ”第１割込み信号（３４）が発生し、（この好ましい実施態様においては先入先 出メモリーが約半分以上空になれば第１割込み信号が発生する）、先入先出メモ リーが満杯になれば第２割込み信号（３５）が発生する。割込み信号がコンピュ ータへ送られると、コンピュータにおいて実行されている２つのプログラムの間 で切替えが行われる。

アプリケーションプログラム（４３）は一般的にＲＡＳ　ＩＣ（多くのプログラ マ−がマスターしている言語）で書かれており、計算プログラム（４２）は機械 語で書かれており、計算プログラム（４２）で先入先出メモリーに格納するデー タを計算する。先入先出メモリーが満杯になれば、割込み信号（３４）がコンピ ュータをアプリケーションプログラム（４３）へ切換え、コンピュータが例えば オペレータからキーボードインストラクションを受けたりプログラム化されたイ ンストラクションを受けたりする。

先入先出メモリー（１３）　［第２図では（３１，３２）　］が“近空乏“限界 値以下になると、割込み信号（３４）がコンピュータを計算プログラムに切換え 、コンピュータが座標データを計算してレーザ制御装置へ供給する。計算プログ ラムは、迅速に実行できるように機械語で書かれている。″満杯′割込み信号（ ３５）により、既知のレーザディスプレイシステムにおいては時間のかかる作業 であった、データを受入れることができかどうかを調べるためのインタフェース テストを行うことなく機械語ルーチンを実行することができる。

機械語プログラム（４２）は、先入先出メモリー（１３）［ならびに（１４）］ にデータを供給するだけでなく、色々なイメージ部分にオフセットを付加したり 、イメージ間の補完を行ったりする。新たな計算機能をこのプログラムに付加す るることは比較的簡単である。機械語プログラムは、メモリーに納められている テーブルと、テーブルで照合するイメージとで駆動される。

ＢＡＳ　Ｉ　０語アプリケーションプログラムと機械語プログラムとをインタフ ェースするための一連の追加機能を機械語プログラムに含めることができる。こ のインタフェースプログラムがデータのフォーマットを、ＢＡＳＩＣで使用する フォーマットから、プログラマ−が先入先出メモリー（１３，１４）を更新する のに都合のよいフォーマットに変換し、またＢＡＳ　Ｉ　Ｃアプリケーションプ ログラムがそれに合った形でイメージを容易に処理できるようにする。

第１図に示す実施態様のレーザディスプレイシステムにおいては、レーザディス プレイシステムでディスプレイすべきイメージがコンピュータ（ｌＯ）に格納さ れる。

コンピュータの出力プログラムが、レーザディスプレイシステムが発生するレー ザビームの軌跡を設定するＸ座標とＹ座標としての座標データを出力する。コン ピュータ（ｌＯ）が設定したＸ座標、Ｙ座標は各々Ｘ座標バッファ（１１）　、 Ｙ座標バッファ（１２）へ送られる。Ｘ座標バッファ（１１）　、Ｙ座標バッフ ァ（１２）は並列先入先出バッファであり、１つの１８ビット幅先入先出バッフ ァを形成している。先入先出バッファ（１１，１２）の出力は各々デジタル−ア ナログ変換器（１３，１４）へ送られ、デジタル−アナログ変換器（１３，１４ ）は各々Ｘ／Ｙガルバノメーター鏡アゼアセンブリ７．１８）を駆動する信号を 発生する。同信号は、増幅器（１５，１８）で増幅されてガルバノメータに印加 される。レーザ（１９）が発生するビームをＸ座標値−ガルバノメータアセンブ リ（１７）が検知し、ビームを水平方向に切換える。“Ｘ鏡“から送られたビー ムはＹ鏡−ガルバノメータアセンブリ（１８）の鏡に当り、開鎖がビームを垂直 方向に切換える。レーザビームは、先入先出バッファの出力で発生する座標の１ つのビットで制御するゲート（２０）で遮断することができ、ゲート（２０）に よってレーザディスプレイシステムにブランクスポット（ｂｌａｎｋ　５ｐｏｔ ）が生成される。

コンピュータ（１０）とデジタル−アナログ変換器（１３，１４）との間にバッ ファを介装するだけでコンピュータの処理時間を、座標データを高速度でバッフ ァへ送る部分と、ユーザインタフェースの設定などの非リアルタイムタスク用に 利用する部分の２つの部分に仕切ることができる。在来レーザディスプレイシス テムのようにこのバッファが備えられていないと、コンピュータは、レーザ制御 回路の作動条件に従って設定される速度でデータを供給しなければならない。こ のようにアウトプットバッファなしでコンピュータを動作させると、新たな座標 が要求されるたびに非リアルタイムタスクが中断され、それによって生じる処理 を中断する処理時間オーバヘッド（ｐｒｏｃｅｓｓｉｎｇ　ｔｉｍｅ　ｏｖｅｒ ｈｅａｄ）ならびに他のハウスキーピングタスクが、非リアルタイムタスクに割 当てられている時間の相当部分を排除してしまう。動画やアニメーションイメー ジをディスプレイしたい場合は、在来システムでは各新イメージの位置、サイズ 、形状などをリアルタイムで有効に計算することができない。

これに対して本発明のシステムにおいては、出力バッファの効果でプロセッサは 、°レーザ制御装置へデータを送る速度とは無関係の独自の速度でデータを出力 することができ、したがって処理を中断するオーバヘッドが著しく短縮され、例 えばアニメーションディスプレイを動かす時の座標のリアルタイム再計算などの タスクにより多くの時間が確保され、またユーザインプット処理時間も確保され る。したがって、プロセッサが１つのディスプレイパターンを出力している時に ユーザがビデオターミナルで新しいパターンを作り、出来上がると同時に直ちに ディスプレイすることができる。さらに、１つのイメージから別のイメージへ補 完する十分な処理時間が確保されるため、リアルタイムプログラムで初発イメー ジと最終イメージを取上げ、中間イメージの座標を逐次再計算し、初発イメージ から最終イメージへスムーズに移行し、イメージアニメーション、ズーミング、 拡大などの色々な効果を創出することができる。

この好ましい実施態様のデータバッファの一方の半分の詳細を第２図に示す。第 ２図の実施態様においては、第１図のＸバッファ（１１）が一対の直列接続先入 先出バッファ（３１，３２）で構成されており、各先入先出バッファの状態出力 がバッファの満杯を指示する。この状態出力がコンピュータ（１０）に割込みを かける信号を発生し、バッファ（３１）に接続している状態ラインが、この複合 バッファが満杯になればそれを指示し、複合バッファが半分量上空になれば、バ ッファ（３２）に接続している状態ラインがゲート（３３）によって切換えられ て割込み信号を発生する。プログラム（１０）が割込みをかけられると、プログ ラムスケジューリングルーチン（４１）である割込みサービスルーチンが働く。

このスケジューリングルーチンが、割込みをかけられる直前にコンピュータにお いて実行されていたプログラムの現行スタックポインタをセーブ（ｓａｖｅ）Ｌ 、割込みに応じて再開すべきプログラムの新スタックポインタをローディングし 、割込みインストラクションからのリターンを実行する。この好ましい実施態様 においては、コンピュータ（１０）のマイクロプロセッサはＭｏｔｏｒｏｌａ　 ６８０９（商標登録）であり、プログラムカウンタが、割込み時に他の機械レジ スタ（ｍａｃｈｉｎｅ　ｒｅｇｉｓｔｅｒ）と共にスタックに格納され、したが ってプログラムスケジューリングルーチンは、スタックポインタを交換し、割込 みインストラクションからのリターンを実行することによってコンピュータのプ ログラムを切換える。

ディスプレイシステムの電源を入れると、コンピュータが初期化され、リアルタ イムプログラム（４２）を実行し、ディスプレイすべき最初のイメージの座標を 計算し、アウトプットする。このプログラムは単に各座標セットを計算し、一度 に１つずつ座標を周辺インタフェースアダプタ（ＰＩＡ　ｐｅｒｉｐｈｅｒａｌ 　１ｎｔｅｒｆａｃｅ　ａｄａｐｔｏｒ）へ送り、ＰＩＡがこの座標を各々Ｘ、 Ｙバッファヘローディングし、この間にコンピュータが次の座標を計算し、この 新座標をＰＩＡに書込む。プログラムは常に、Ｐ’ＩＡに書込まれたデータが次 の座標が書込まれるまでにＸ、Ｙバッファにローディングされるものと見なして おり、したがってプログラムは、ＰＩＡの状態を常時チェックすることなくデー タブロックを高速度でアウトプットし、複合Ｘバッファ（３１，３２）ならびに 各Ｙバッファにローディングすることができる。

アウトプットバッファが満杯になると、Ｘバッファ（３１）がバッファフル信号 を発生し、同信号がコンピュータ（１０）に割込みをかけ、それに応じてコンピ ュータ（１０）がプログラムスケジューリングルーチン（４１）を実行し、この ルーチンがリアルタイムプログラム（４２）を停止し、オペレーションがユーザ インタフェースルーチン（４２）へ移行し、これによってユーザが新イメージを 入力したり、旧イメージを編集したり、ディスプレイすべきイメージの順序を設 定したりすることができる。

ユーザインタフェースルーチン（４３）はまた、ディスプレイすべきイメージを キューイングし、出力ルーチン（４２）で処理する次のイメージを供給する働き をする。

この間に、先入先出バッファがその内容を、ディスプレイ制御装置の動作条件に よって設定される比較的定速度でデジタル−アナログ変換器（１３，１４）へ供 給し、Ｘバッファ（３１）の第１部分が空になった後間も無く、Ｘバッファ（３ ２）の第２部分のフル信号の状態が切替わり、半分以上空割込み信号（Ｌｅｓｓ 　Ｔｈａｎ　ＨａｌｆＦｕｌｌ　１ｎｔｅ’ｒ’ｒｕｐｔｉｏｎ）が発生する。

半分以上空割込み信号がコンピュータ（ｌＯ）に割込みをかけると、このコンピ ュータ（１０）は再びプログラムスケジューリングルーチン（４１）を実行し、 このルーチンがオペレーションを座標計算と出力ルーチン（４２）へ戻し、出力 ルーチン（４２）が次のシーケンスの出力座標を計算し、これを出力バッファへ 送る。

プログラムスケジューリングルーチン（４１）のフローチャートを第５図に示す 。プロセッサが第１割込み信号または第２割込み信号を検知すると、自動割込み シーケンスが開始され、現行インストラクションレジスタ（リターンアドレス） 、データレジスタならびに状態レジス夕の内容がスタックへ移され、オペレーシ ョンが第５図のフローチャートのルーチンへ移される。このルーチンは、プロセ ッサの割込みシーケンスでセーブされた色々なレジスタ内容をポツプ（ｐｏｐ） Ｌ、、この内容を、被割込みプログラム専用の一時記憶域ヘセーブする。割込み ルーチンは続いて、インストラクションレジスタバルブコンテンツ（ｉｎｓｔｒ ｕｃｔｉｏｎ　ｒｅｇｉｓｔｅｒ　ｖａｌｖｅ　ｃｏｎｔｅｎｔ）と、割込みに 応じて開始されるプログラム用にセーブしたレジスタ内容とをブツシュする。こ のデータを第２プログラムの第２一時レジスタ記憶域から取出す。このようにし て、バッファが空になったり満杯になったりするのに応じて、オペレーションが １つのプログラムから別のプログラムへ切換えられる。

第２実施態様の先入先出バッファの後の半分の構成図を第３図に示す。この実施 態様においてはコンピュータ出力データが、デマルチプレクサ（５１）を介して 一対のバッファ（５２，５３）の一方へ送られ、これと同時に他方のデマルチプ レクサからマルチプレクサ（５４）を介してアナログ変換器（１３）へデータが 送られる。バッファ（５２，５３）のデータ送受はバッファ制御回路（５５）で 制御される。第３図の回路においては、バッファ（５２，５３）は、一方が空の 時は必ず他方が満杯であるから、簡単なシフトレジスタとすることができる。別 法として、この回路を第２図の実施態様の場合と同じようにコンピュータ（１０ ）にインタフェースさせ、一方のバッファが空になれば割込みをかけ、座標計算 出カル−チン（４２）によってコンピュータからデータを出力させる空信号と、 いずれか一方のバッファが満杯になれば割込みをかけ、コンピュータ（１０）の オペレーションを座標計算／出力ルーチン（４２）からユーザインタフェースル ーチン（４３）へ切換える満杯信号の２つの信号をバッファ制御回路（５５）で 発生させることができる。シフトレジスタが空あるいは満杯になったことを確認 できるようにするために、各シフトレジスタを所要ビット幅よりも１ビット分だ け広＜シ、この追加ビットのシリアルインプット（Ｓｅｒｉａｌ　１ｎｐｕｔ） が、レジスタがローディングされている時にセットされ、レジスタがアンローデ ィングされている時にリセットされ、シリアルアウトプットにおけるこのビット の遷移（ｔｒａｎｓｉｔｉｏｎ）が各々の空の状態、満杯の状態を指示するよう にすることができる。第３図のバッファを使用するコンピュータ（１０）のソフ トウェアは、第２図のバッファに関して先述したものとほぼ同じである。

第４図に示すインタフェース回路は、Ｈｉ　ｔａｃｈｉＭＢ６８９０パーソナル コンピュータの任意のエキスブラネーションスロット（ｅｘｐｌａｎａｔｉｏｎ 　５ｌｏｔ）にセットする“レーザコントロールカード”として具現化されてい る。このカードは、５６ピンコネクタを介してコンピュータのアドレス、データ 、制御バスへインタフェースする。

インタフェース回路の基本構成要素は、１つのＭＣ６８４０タイマーチツプ（Ｉ ＣＩ）、１つのＭＣ６８２１周辺インタフェースアダプタ（Ｐ　Ｉ　Ａ）チップ （ＩＣ２）、４つのＡＭ２８１３先入先出メモリーチップ（ＩＣ３〜ＩＣ６）な らびに、関連回路（ＩＣ１９ａ、、ｂ）と共に増幅器と係合して動作する２つの ＤＡＣＯ８００デジタルＩアナログ変換器（ＩＣ７、ＩＣ８）である。

アドレスデコーディングはＩＣ１０ａＳｂ　；　ＩＣ１１ａ、ｂ　；　ＩＣ１２ ａＳｂ、ｃＳｄ、ｅで行われる。

表１に示すとおり、アドレスＦＦ７４〜７７によってＰＩＡ（ＩＣ２）が制御さ れ、セットアツプされる。

ＦＦ７４　周辺レジスタ　Ａ−データ ダイレクションレジスタ　Ａ ＦＦ７５　周辺レジスタ　Ｂ−データ ダイレクションレジスタ　Ｂ ＦＦ７６　制御レジスタ　Ａ ＦＦ７７　制御レジスタ　８ 表２に示すとおり、タイマーチップ（Ｉ　ＣＩ）は、（Ｒ／Ｗ制御ラインと係合 し）ＦＦ７８〜ＦＦ７Ｆ領域のアドレスで制御され、セットアツプされる。

アドレス　し　ジ　ス　タ Ｒ／Ｗ−書き込み　Ｒ／Ｗ−読み出し ＦＦ７８　制御レジスタ　Ｎ／Ａ ＃３または＃ｌ ＦＦ７９　制御レジスタ　状態レジスタ＃２ ＦＦ７Ａ　ＭＳＢバッファ　タイマー＃１カウンタレジスタ ＦＦ７Ｂ　タイマー　Ｌ　Ｓ　Ｂバッファ＃１ラッチ　レジスタ アドレス　し　ジ　ス　タ Ｒ／Ｗ−書き込み　Ｒ／Ｗ−読み出し ＦＦ７ＣＭＳＢバッファ　タイマー＃２カウンタレジスタ ＦＦ７Ｄ　タイ？−ＬＳＢバッファ ＃１ラッチ　レジスタ ＦＦ７Ｅ　ＭＳＢバッファ　タイマー＃３カウンタレジスタ ＦＦ７Ｆ　タイマー　ＬＳＢバッファ ＃３ラッチ　レジスタ ＰＩＡ（ＩＣ２）データダイレクションレジスタＡ１Ｂは側周辺インタフェース ポートＡ　（ＰＡＯ−７）　、Ｂ（ＰＢＯ−７）が出力ポートとして使用される ようにセットアツプされる。制御レジスタは、割込みラインＣＡ１が（ＩＣ１４ ａＳｂ）で、先入先出バッフｙ（ＩＣ３，４，５，６）が満杯になればこれを検 知し、割込みラインＣＢＩが、先入先出バッファ（Ｉ　Ｃ３，４，５，６）が空 に近くなればこれを検知するようにセットアツプされる。この実施態様において は、空に近い状態はバッファが半分以上に空になった時に指示される。

ＣＢ２は、制御信号としてセットされ、先入先出のＩＣ３，５に供給されたデー タをストローブ（ｓｔｒｏｂｅ）する。ＣＡ２はＤ型フリップフロップＩＣｌ３ を制御し、同フリップフロップが先入先出ビットＤ８によって下記を制御する： ａ）先入先出出力クロック（Ｉ　Ｃ３，４）、ｂ）レーザ出力（Ｉ　Ｃ５，６） を制御するシャッター（図示しない）の動作タイマーチップ（Ｉ　ＣＩ）は２つ の周波数を生成し、その中の１つをＩＣ１６が選択して先入先出のＩＣ３，４， ５，６からの出力を制御する。

選択された周波数は先入先出ビット８（ＩＣ３，４）と２　：　ＩＭＵＸチップ ＩＣ１６によって制御される。イメージのディスプレイ時にタイマー＃２出力か らの出力によって先入先出出力が制御され、文字ディスプレイの場合はタイマー ＃１へ制御が切換えられる。両タイマーの出力周波数は入力ストローブよりも低 く設定されているため、割込み制御を行なえる。

先入先出メモリーチップ（Ｉ　Ｃ３，４，５，６）は２つの直列ベアとして接続 されており、２つの並列６４×９ビツトバツフアメモリーになっている。８デー タビツト＋１ビツト（Ｄ８）の９ビツトが制御機能として使用される。第２並列 バッファメモリーに係合している制御機能により先入先出メモリーから取出され るデータビットの速度が制御される。第２並列バッファメモリーに係合している 制御ビットによってレーザ出力が制御される。

ＩＣ７、ＩＣ８は８ビット高速デジタル−アナログ変換器である。ＩＣ７がレー ザイメージのＸ軸を制御し、ＩＣ８がＹ軸を制御する。

演算増幅器（ＩＣ９ａ、ｂ）がデジタル−アナログ変換器の電流出力を＋８ビツ ト出力に変換し、レーザＸ／Ｙ増幅器回路を駆動する。

デジタル−アナログ変換器の基準電圧は８ｖレギユレータ（ＩＣ１７）から供給 される。

デジタル−アナログ変換器ならびに増幅器回路（ＩＣ７、ＩＣ９ａ、ＩＣ８、Ｉ Ｃ９ｂ）が、入力データがすべて１になった時に＋８ｖを発生し、入力データが すべて０になった時に一８ｖを発生する。

デフレ　Ｄｏ　ＤＩ　Ｄ２　Ｄ３　Ｄ４　Ｄ５　ＤＯＤ７　Ｄ８　ボルト正満杯 　１　１　１　１　Ｌ　１　１　１　１　＋８．０＋ゼｏ　１　０　０　０　０ 　０　０　０　０　＋０．０４−ゼｏ　Ｏ１１１１１１１１−０，０４負満杯　 ０００００００００　−８．０レーザカードからの出力は、９ビンＤ型コネクタ を介してレーザユニットへ送られる。

インタフェースは、Ｈｉｔａｃｈｉ　Ｐｅａｃｈコンピュータ、ディスクドライ ブならびにディジタイザで動作させる 以上、本発明の１つの実施態様を紹介したが、本発明はこの実施態様だけに限ら れることはなく、その特許請求範囲においてこれ以外にも様々な実施態様が可能 であることは関係者にとって容易に理解できるものと考える。

例えば、高速デフレクタを使用したり、複数のレーザシステムを駆動したりする 場合は、インタフェース回路を、Ｈｉｔａｃｈｉ　ＳＩコンピュータ（ＭＢ６８ ９０コンピュータのコンパチブルアップグレート）に合うように実装し直したり 、独自のマイクロプロセッサを収納しているが、中央コンピュータで制御される “ブラックボックス２ユニツトとすることができる。

八Ｖ４ 一一会 Ｎ　Ｊ１１ｕ’ｈ　ｓ’−、−Ｅ”　°−’）ｂ　＋　ｒ　ｐ　ａａａｒ−＋ｖ ＋ｙｓｓ　）ｈ＞ＦＩＣｙ、５ 国際調査報告 １、Ｃ，、、−、、、、、、、■−，，ＰＣＴ／Ａυ８６１００１５２Ａ！ＩＮ ＥＸ　Ｔｏ　ＴＨＥ　＋＋＋ＴＥＲｑＡＴＩＯＮＡＬ　５ＥＡＲＣ）Ｉ　Ｒ１： ＰＯＲＴ　０ＮＥＮＤ　ＯＦ　ＡＮＮＥＸ

Claims (1)

1. 【特許請求の範囲】 〔１〕レーザによってディスプレイすべきイメージの鮮明度に関するデータを受 けて格納し、座標データを出力として発生するコンピュータを備えており、該コ ンピュータが、レーザビームを投射する方向を制御しレーザビームをしてスクリ ーン上においてイメージをトレースせしめるレーザ制御回路へ該出力を送り、該 コンピュータの出力と該制御回路との間にデータバッファが介装されており、制 御回路の条件によって設定される速度でデータバッファから制御回路へデータが 供給され、コンピュータの能力によって設定される速度でコンピュータからデー タバッファへデータが供給され、コンピュータからデータバッファへ供給される 時と同じ順序でデータバッファから制御回路へデータが供給されるところの、レ ーザディスプレイシステム。 〔２〕コンピュータが、データバッファがレーザにデータを供給する速度よりも 速い速度でデータをデータバッファへ供給するとができる請求の範囲第１項に記 載のレーザディスプレイシステム。 〔３〕バッファがデータを受入れることができなくなったことを指示する第１信 号出力と、データバッファが予め設定した空乏度に達したことまたはそれを超え たことを指示する第２信号出力とがデータバッファに備えられている請求の範囲 第２項に記載のレーザディスプレイシステム。 〔４〕データバッファが発生する第１、第２信号によってコンピュータの動作に 割込みをかけ、コンピュータの第１プログラムと第２プログラムを切換え、コン ピュータの第１プログラムとは、データ座標を計算してバッファへ供給するプロ グラムであり、データバッファが第２信号を発生すると開始または再開し、デー タバッファが第１信号を発生すると停止し、第２プログラムとは、ユーザインタ フェースであり、ディスプレイすべきイメージの生成、格納、取出しを行うプロ グラムであり、データバッファが第１信号を発生すると開始または再開し、デー タバッファが第２信号を発生すると停止する請求の範囲第３項に記載のレーザデ ィスプレイシステム。 〔５〕データバッファが、第１信号としてバッファフル信号と、第２信号として バッファハーフエンブティ信号を持っている先入先出バッファであり、データバ ッファがハーフエンプティ信号を発生してコンピュータに割込みをかけるとアウ トプットプログラムに切替わり、アウトプットプログラムが座標データを計算し て先入先出バッファへ供給し、データバッファがフル信号を発生してもう一度プ ロセッサに割込みをかけると出力プログラムが終了し、ユーザインタフェースプ ログラムが再開される請求の範囲第１項から第４項までのいずれか１項に記載の レーザディスプレイシステム。 〔６〕コンピュータと、レーザビーム姿勢（ｐｏｓｉｔｏｎ）制御装置とをイン タフェースさせるインタフェース回路であって、該コンピュータの複数のプログ ラムモードにアドレッシングするアドレッシング手段と、コンピュータにおいて 実行されているプログラムに割込みをかける２つの割込み信号を持っている先入 先出メモリーとで構成されており、該メモリーが該コンピュータからレーザビー ム姿勢データをうけ、先入先出メモリーが“空に近くなれば”該第１割込み信号 が発生し、先入先出メモリーが“満杯になれば”該第２割込み信号が発生し、該 第１、第２割込み信号がコンピュータヘ送られるとコンピュータにおいて実行さ れている２つのプログラムが切換えられるインタフェース回路。 〔７〕第１プログラムがデータを先入先出メモリーへ送るプログラムであり、第 ２プログラムがオペレータからインプットを受けるプログラムであり、第２割込 み信号によって第１プログラムが停止し、第２プログラムが開始または再開し、 第１割込み信号によって第２プログラムが停止し、第１プログラムが開始または 再開する請求の範囲第６項に記載のインタフェース回路。 〔８〕先入先出バッファが半分以上空になれば第１割込み信号が発生する請求の 範囲第６項または第７項に記載のインタフェース回路。 〔９〕先入先出バッファの出力データをクロッキングする２つのクロック速度で レーザディスプレイを駆動し、いずれか一方のクロック速度を先入先出バッファ からクロックアウトされるデータの１つのビットで選択する請求の範囲第６項か ら第８項までのいずれか１項に記載のインタフェース回路。