JPS62501243A - スタツク指向のメモリに対するアクセスのためのアドレス環境記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 スタック指向のメモリに対する アクセスのためのアドレス環境記憶装を本発明はアドレス環境記憶装置に関する ものであり、特にコンピュータのメモリ内に格納されているブツシュダウン・ス タックに配誼されたデータ項目をアクセスするのに用いられる記憶装置に関する ものである。

従来技術の説明 今日までに製作された大部分のコンピュータは、従来型のフォノ・ノイマン型構 成のものであり、゛汎用”であるという目的からすると比較的非構造なものにと どまっていた。しかしながら、この２０年の間に、複雑なアルゴリズムを表現す るブロック構造のプログラミング言語の可能性を開発することに対する理解が進 んで来た。アルゴリズムをブロック構造化すること、即ちネスト表現は、複雑な アルゴリズムを表現するのに自然な形式である。

この様なブロック構造化、即ちネスト構造の言語（及びネスト構造のデータ）を 使用するために設計された特別のコンピュータは、バートン等による米国特許第 ３，４６１，４３４号、第３，５４６．６７７号及び第３，５４８，３８４号に 記載されている。これらの特許にはスタック指向のデータプロセッサが記述され ている。

このプロセッサでは、スタック機構、即ちファーストイン・ラストアウト機構に よって、複雑なアルゴリズムを自然な形式で制御するよう設計された高級言語の ネスト構造を反映している、命令と対応するパラメータとの流れの制御を行って いる。その言語にはアルゴルやアルゴル型の言語、即ちＰＬ／１．ＥＵＬ、ＥＲ ｊｔどがあり、アルゴリズムのブロック構造言い換えるとネスト表現を基礎とし ている。このことはシステム開発に不必要な制限を課しているかもしれないが、 結果として得られた製品はスループットと柔軟性の観点からみると、設計上の制 限が実は設計上の利点であることを示唆している。（Ｅ、１．Ｏｒｇａｎｉｃｋ 著”Ｃｏｍｐｕｔｅｒ　Ｓｙｓｔｅｍ　Ｏｒｇａｎｉｚａｔｉｏｎ”Ａｃａｄｅ ｍｉｃＰＲＥＳＳｌ　９７３年発行を参照） 上記したバートンの特許に記述されているタイプのシステムは、セグメント化さ れたメモリとスタックと呼ばれる特別に取り扱われるセグメントの概念を中心に している。プロセッサはイクスブレッション・スタック内で走行し、命令は引数 をスタックのトップから持って来て、その結果をスタックのトップに戻している 。実行プログラムのデータのアドレス空間はスタック内に割り付けられ、他のス タックがそのスタックにリンクされ、データセグメントはスタック構造中の記述 子より参照される。

実行中のコード・ストリームのアドレス環境は、スタック内のローカルアドレス 空間の組で構成されている。これらローカルアドレス空間は活動レコードとか辞 書領域とか呼ばれ、個々の活動レコードはベースからの相対インデックスにより アドレスされる変数の組で構成されている。言い換えると、与えられたデータ項 目のアドレシングは（ラムダ、デルタ）形式のアドレス対により行われる。ここ で、ラムダはスタック内の与えられた活動レコードの辞書レベルであり、デルタ はラムダレベルにおける活動レコードのベースから変数までのオフセットである 。スタック内の全ての活動レコードにアクセスするために、対応するレコード又 は辞書領域は一番先頭の活動レコードのベースから一番下のレベルの活動レコー ドまでポインタによりリンクされている。上記のバートンの特許には、”表示゛ レジスタの配列を定義することにより、アドレシングが最適化されることが記載 されている。表示レジスタの配列内の要素ｉが、レベルｉにある活動レコードの ベースを格納するようになっている。これにより、どの表示値をも素早くアクセ スし、どの特定の活動レコードのベースをもアクセスできる。また、一番先頭の 活動レコードから活動レコードｉまでのリンクを辿るリンク評価よりも相当速く アクセスできる。

活動レコードはプロセジャ開始命令を実行することにより作られ、プロセジャ終 了命令を実行することにより消去される。両方の命令は様々の活動レコードのア ドレスを変化させるので、表示バッファを更新する必要があるが、それをするに は少なからぬ時間がかかる。

そこで、本発明の目的は、複数組の表示レジスタを確保することにより、コンピ ュータのメモリ内のスタックに格納されている様々な変数をアドレスするための 改良されたアドレス環境機構を提供することにある。

本発明の他の目的は、あるスタックの構成が変化したとき、過大な時間かかから ずに表示レジスタの組の更新ができるアドレス′Ｉ！Ｊ境機構を提供することに ある。

本発明の更に他の目的は、消去された表示レジスタの組を必要な絶対最小限の評 価により、将来もまた再度使用可能にするアドレス環境機構を提供することにあ る。

発明の要約 上記の目的を達成するため、未発明は複数組の表示レジスタを使用して、メモリ 内にあってブツシュダウン・スタック内に配列されている異なるデータ領域に移 動する度に、プロセッサが使用中の表示し・ジスタの組を更新する必要のないス タック指向のデータプロセッサにある。この形式では、加算して実メモリアドレ スを得るためには、プログラマは隼に特定のスタック内の辞書レベルの指定と、 そのスタック内の特定の活動レコードのベースからのオフセット値を与えるのみ でよい。使用中のレジスタの組の一番先頭の活動レコードに対する位置や辞書レ ベルが変更される場合でも、使用中の表示レジスタの組を更新する必要はない。

新しい表示レジスタの組が作成される。この場合、一番先頭の活動レコードのベ ースが計算され、残りの低位の活動レコードのベースは、表示バッファ内の以前 のベースの組から複写される。

この様に、本発明の特徴はメインメモリ内にブツシュダウン・スタックとして配 列されたデータをアクセスするためのスタック指向のデータプロセッサであって 、複数組の表示レジスタを有し、それぞれの表示レジスタの組が特定のスタック 内の特定の活動レコードのベースの辞書レベルを格納しており、表示レジスタの 更新という時間のかかることを行わずに複数の異なったスタックをアクセスでき るプロセッサにある。

本発明の上記及び他の目的、利点、特徴は、下記の図面と共に続く明細書を読む ことにより、より一層明確になる。

第１図は従来のスタック指向のデータプロセッサの概略図である。

第２ａ図〜第２ｄ図はブツシュダウン・スタックとして配列されたデータを含む メモリの一部、及び従来技術で述べられでいるように、スタック内の様々のデー タ要素をアクセスするのに用いられるプロセッサ内部の複数の表示レジスタを示 す図である。

第３ａ図、第３ｂ図はメインメモリ内のブツシュダウン・スタックとして配列さ れた同様のデータ要素及び本発明のプロセッサ内の複数組の表示レジスタを示す 図である。

第４図は本発明を使用したプロセッサを説明するブロック図である。

第５図は本発明の構成を示す第４図の参照ユニットの一部の概略上記で参照した バートンの特許で記述されているタイプのプロセッサが第１図に示されている。

このプロセッサはスタック指向であり、スタック機構、即ちファーストイン・ラ ストアウト機構の機能は、命令と対応するパラメータとの流れを特定の高級言語 のネスト構造を反映させる方式で制御するものである。

第１図において、スタック機構は、Ａレジスタ１１とＢレジスタ１２、及びメモ リ１０内の記憶位置の集合から構成されている。プログラムレジスタ群１３の中 のＦ及びＳレジスタは、メモリ１０内のメモリ位置のアドレスを記憶しており、 スタックとして用いられているメモリ位置を追跡するために使用される。Ａレジ スタ１１及びＢレジスタ１２は、それぞれスタックの先頭からの２つの記憶位置 を形成しており、情報スタックの間で時分割で使用されている。

情報はＡレジスタ１１に人力され、Ｂレジスタ１２へ移動し、次に、メモリ１０ 内の対応するスタックの記憶位置に転送される。これは、命令レジスタ１６内の 命令の実行時に、制御タイミングユニット１５の制御の下でゲート１４により行 われる。逆の順に、情報はスタックの外に戻され、使用中のスタックの先頭の情 報がＡレジスタから取り除かれる。そのスタックの残りの情報は、プログラムレ ジスタ群１３に含まれているＳレジスタの内容を適当に変化させることにより、 実質的に１つの位置だ番プ押し上げられる。Ｓレジスタの内容は、現在のスタッ クの先頭を指示している。

第１図のプロセッサはＤＯ３・・・、ＤＮで示されている表示レジスタの組１７ をも持っている９表示レジスタ１７はそれぞれメモリの記憶位置の絶対アドレス を祷っており、その絶対アドレスは辞書レベル、あるいは現在アドレスされてい るスタック内の特定の活動レコードのベースを示している。

表示レジスタ１７と結合して、選択マトリックス１８と表示レジスタ選択レジス タ（ＤＲ３Ｒ）１９がある。辞書レベル値はＤＲ３Ｒレジスタに格納されており 、特定の表示レジスタを指定する。選択マトリックス１８はレジスタ１９に含ま れている辞書レベル値に応答して、表示レジスタの組１７の１つから対応する表 示レジスタの内容を読出すための信号を供給する。アドレス加算器２０は表示レ ジスタ１７の１つの内容とＡレジスタ１１．Ｂレジスタ１２．ｃレジスタ２１の １つから選択された変位値との和をめて絶対メモリアドレスを作り、特定のスタ ック内の対応するどんな記憶ブロックのどんな位置をもアクセスする。従来技術 のスタック指向プロセッサについてのもつと詳しい説明は、上述のバートンの特 許を参照したほうがよい。

第１図のメモリ１０内に存在するデータスタックは、第２ａ図に示されており、 辞書レベル０−３の４つの活動レコードから構成されている。一番先頭の辞書レ ベルの値は第１図のレジスタＬＬに格納されている。活動レコードのそれぞれの ベースのメモリ内の実アドレスは第２ａ図に示されており、それぞれのアドレス は第２ｂ図に示さねているように、第１図の表示レジスタ１７に格納されている 。第２ｂ図の辞書レベルの順序は、第１図中の表示レジスタ１７の順序と逆であ る。これは、第２ａ図と第２ｂ図との対応関係を容易にするためである。

上に示したように、活動レコードはプロセッサによりプロセジャ開始命令が実行 されることで作成される。説明のために、第２ｃ図はプロセッサがメモリの別の スタック又は部分で動作しているところを図示している。その結果、第１図の表 示レジスタを更新する必要があったはずであり、この更新が第２ｄ図に示される 表示レジスタの新しい内容により示されている。

表示レジスタの組の使用により、与えられたデータスタック内の項目への速いア クセスという利点が得られるが、この利点はプロセッサが使用しているアドレス 環境の変化を反映させるための表示しジスタ値の更新により影が薄くなっている 。第３ａ図、第３ｂ図に示しているように、本発明は多数組の異なる表示レジス タを用いている。しかしながら、ある時点では、ただ１組の表示レジスタのみか 見えるたけである。このレジスタの組は第３ｂ図に示しているように、現在の表 示レジスタの組を示すポインタＥＣにより指示されている。アドレス環境に変化 が生じたときには、ポインタが変化して、プロセッサに他のレジスタの組が見え るようにする。

全型の５￥しい説明 本発明を利用している汎用プロセッサが第４図に示されている。

これは第１図に示されている従来の逐次型プロセッサとは明確に異なっている。

第４図のプロセッサは並行又は並列型のものであり、複数の異なったユニットが 同時に動作する６第４図のプロセッサにはプログラム走査器、即ちプログラム制 御ユニット３ｏが有り、それはメモリアドレシングユニット３５を介してメモリ ３６からコート列を受け取り、命令やパラメータを実行ユニット３１．参照ユニ ット３３．丑込みユニット３４に送り、データやリテラル値を実行ユニット３１ と参照ユニット３３の両方からアクセスされる中央データバッファ３２へ供給し ている。

第４図の参照ユニット３４は、第４図のプログラム制御ユニット３０からコード 列として受け取ったアドレス対から絶対アドレスを計算している。この計算を行 っている参照ユニット３３の一部が第５図に示さねている。表示バッファ４１は 第３ｂ図に関連して説明された目的により、それぞれ１６の表示レジスタからな る１５組の表示レジスタの組を持っている。これらの表示レジスタの組には、特 定の活動レコードの異なるベース位置に対応するアドレスが格納されており、そ のアドレスは活動レコードが生成されるにつれて、参照ユニットの他の部分から 受け取られる。アドレス対はプログラム制御ユニットから１６ビツト幅のレジス タ４ｏによって受取られる。上位４ビットは活動レコード、即ち辞書領域を特定 するために使用され、下位１２ビツトは活動レコード内でのベースアドレスから の変位、即ちオフセットが含まれている。現在使用されている特定の表示レジス タの組は、参照ユニットが第４図のプログラム制御ユニット３０からのプロセジ ャ開始命令やプロセジャ終了命令と遭遇した時には、参照ユニットのレジスタカ ウンタ５ｏからのポインタＥＣにより選択さ第１る。レジスタカウンタ５ｏは増 加させたり、減少させたり、又τにセットしたりできる。

４ピッＩ−のＥＣ信号と４ビツトの辞書領域指定信号は、表示バッファ４１内の 表示レジスタの１つをアト１ノスし、選択された活動１ノジスタの選択されたア ドレスは、ペースレジスタ４ｏへ転送される。一方、レジスタ４０からの変位値 はインデックスレジスタ４３へ転送される。次に、これら２つの値はアドレス加 算器４４により加算さね、その和は加算器出力レジスタ４５へ転送さオ］る。こ のレジスタ４５はデータギャッシュ４６をアドレスし、特定の項目を選択してレ ジスタ４７に格納する。このレジスタ４７は第４図の中央データバッファ３２へ 出力し、プロセッサの他のユニットがその項目を使用できるようにする。データ 項目がキャッシュ４６にない場合は、加算器出力は第４図のメモリアドレスユニ ット（ＭＡＵ）３４へ送られる。キャッシュ４６にはＭＡＵから格納される。

少なくともある意味で、このデータ処理システムの全てのメモリは、１つのグロ ーバルなスタック即ちブロックであり、他のスタック即ちブロックがその中で幾 層にもネストされていると考えることができる。どの特定のスタックを消去又は 増加する場合でも、従来の表示レジスタは更新することが必要であった。本発明 においては、スタックの生成あるいはスタックにおける変化は、表示ポインタＥ Ｃを単に他の表示レジスタの組へ移動させて、前のスタックをプロセッサに対し て見えなくさせることにより行われる。そのようなスタックもまた、プロセジャ 終了命令が実行されると、再び表示ポインタＥＣを他の表示レジスタの組へ移動 することにより、メモリから消去されると考えることができる。プロセジャ終了 命令が実行されると、表示レジスタの更新時に必要な計算を行うことなく、対応 する表示レジスタの組の内容を消去することができる。

例えば、再び第３ｂ図を参照すると、プロセッサは第３ａ図に示しているように 、現在メモリ内のあるデータスタックで動作している。対応する表示レジスタの 組（セット１）は、ポインタＥＣにより指示されている。プロセジャ開始命令に 遭遇してそのデータスタックを変更又は拡張する場合、表示ポインタＥＣは単に 表示レジスタの組、セット２に移動するだけである。第３ａ図はメモリの格納位 置の一部を示しているたけであり、実際には下は格納位置０から上はメモリの限 界まで広げられることは当然である。

この発明の特徴は、特定のプロセジャ開始命令にとって、現在の表示レジスタの 組を更新することと、新しい表示し・シスタの組を生成することとのどちらが最 も有利かを決定したことにある。新しい表示レジスタの組を生成するには又、一 番先頭の表示レジスタ以外の値を計算するか、以前のレジスタの組をコピーする かを決める必要がある。新しい表示レジスタの組を生成した場合は、その後のプ ロセジャ終了命令にとって利点が大きい。なぜならば、単にＥＣを１つだけ減少 させることで、現在の表示レジスタの組を廃棄できるからである。表示レジスタ の更新は全く必要ない。又、プロセッサが走行しているスタックを注意深く監視 していると、最近消去（終了命令により消去）した表示レジスタの組が、次の開 始命令が生成しようとする値（一番先頭の表示レジスタを除いて）を持っている ことがある。この場合、一番先頭の表示レジスタのみ計算し、ＥＣをこの表示レ ジスタの組を指示するように１だけ増加すればよい。

従来のプロセッサは全ての表示レジスタを更新する必要があった。

経二ニ スタック指向のデータプロセッサのためのアドレス環境記憶装習が、オｊＧ造化 されたブロック、即ちネストされたブツシュダウン・スタックとして構成された データセット内で動作することを説明した。アドレス環境記憶は、複数組の表示 レジスタを用いているため、プロセッサがメモリの他のデータ領域へ移動する度 に、現在の表示レジスタの組を更新する必要がない。この方式では、プログラマ は特定のスタック内の辞書レベルの指定と、スタック内の特定の活動レコードの ベースからのオフセット値を与えるだけでよく、加ｘ７１さＪｌて実際のメモリ ア１−レスが得られる。プロセッサがプロセジャ開始命令を実行して、動作する ための新し・いメモリのセクションを要求する場合は、メ千りの新しい領域をア クセスするのに必要な表示レジスタの組を指定するため、単に表示ポインタを変 化させるたけてよく、従来のスタック指向のプロセッサで必要だったどんな時間 の損失もない。

本発明はただ１つの実施例で説明されているが、この分野の専門家にはクレーム された本発明の範囲と木質から離れることなく、変形や修正をなすことは自明で ある。

図面の簡単な説明 −ｌψ４ 国際調査報告 ＋ｎｍ５ａ１１ｅ”ｍｌＡｅｓ１１ｃｍｂａ＊Ｈａ、ｐ（７ｉ１１５９６／Ｑｌ １５２

Claims (11)

【特許請求の範囲】
1. （１）メモリに結合されて、連続したレコードとして該メモリ内に配列されたデ ータ項目をアクセスするための絶対メモリアドレスを形成するメモリアドレス環 境ユニツトであつて、前記データ項目は、レコード指示とレコードのベースのメ モリ位置からの変位を表わすオフセツト値とで構成されるアドレス対により特定 され、 各々がレコードのベースのメモリ位置のアドレスを持ち、各組が特定のメモリア ドレス環境を表わす複数組のレコード・ベース・アドレス・レジスタと、 該複数組のレジスタに結合され、現在所定のメモリアドレス環境がアドレスされ ていることを示す値を持つポインタレジスタとを備えることを特徴とするメモリ アドレス環境ユニツト。
2. （２）前記ポインタレジスタが増加と減少とが可能なカウンタレジスタであつて 、その現在値は前記レコード・ベース・アドレス・レジスタの１つに対するアド レスの一部として用いられることを特徴とする請求の範囲第１項記載のメモリア ドレス環境ユニツト。
3. （３）前記ポインタレジスタに結合されて、命令に応答して前記ポインタレジス タの値を増加又は減少する命令デコーダを更に備えることを特徴とする請求の範 囲第２項記載のメモリアドレス環境ユニツト。
4. （４）前記アドレス対を受取り、前記複数組のレジスタに結合されて、前記レコ ード指示をアドレスの一部として前記レコード・ベース・アドレス・レジスタの １つに供給する入力レジスタを更に備えることを特徴とする請求の範囲第２項記 載のメモリアドレス環境ユニツト。
5. （５）前記複数組のレコード・ベース・アドレス・レジスタと前記入力レジスタ とに結合されて、各々からレコードのベースのアドレスと変位を受取り、加算し て絶対メモリアドレスを生成する加算手段を更に備えることを特徴とする請求の 範囲第４項記載のメモリアドレス環境ユニツト。
6. （６）前記加算手段に結合されて、前記絶対メモリアドレスを受取り、前記メモ リに結合されて、アドレスされた特定のデータ項目をアクセスする加算出力レジ スタを更に備えることを特徴とする請求の範囲第５項記載のメモリアドレス環境 ユニツト。
7. （７）前記メモリから前に読出したデータ項目を格納するデータキヤツシユ手段 であつて、前記加算出力レジスタに結合されて、所定のデータ項目が存在する場 合には前記絶対メモリアドレスを受取るデータキヤツシユ手段を更に備えること を特徴とする請求の範囲第６項記載のメモリアドレス環境ユニツト。
8. （８）メモリに結合されて、連続したレコードとして該メモリ内に配列されたデ ータ項目をアクセスするための絶対メモリアドレスを形成するメモリアドレス環 境ユニツトであつて、前記データ項目は、レコード指示とレコードのベースのメ モリ位置からの変位を表わすオフセツト値とで構成されるアドレス対により特定 され、 各々がレコードのベースのメモリ位置のアドレスを持ち、各組が特定のメモリア ドレス環境を表わす複数組のレコード・ベース・アドレス・レジスタと、該複数 組のレジスタに結合され、現在所定のメモリアドレス環境がアドレスされている ことを示す値を持つポインタレジスタと、前記アドレス対を受け取り、前記複数 組のレジスタに結合されて、前記レコード指示をアドレスの一部として前記レコ ード・ベース・アドレス・レジスタの１つに供給する入力レジスタとを備えるこ とを特徴とするメモリアドレス環境ユニツト。
9. （９）前記複数組のレコード・ベース・アドレス・レジスタと前記入力レジスタ とに結合されて、各々からレコードのベースのアドレスと変位を受取り、加算し て絶対メモリアドレスを生成する加算手段を更に備えることを特徴とする請求の 範囲第８項記載のメモリアドレス環境ユニツト。
10. （１０）前記加算手段に結合されて、前記絶対メモリアドレスを受取り、前記メ モリに結合されて、アドレスされた特定のデータ項目をアクセスする加算出力レ ジスタを更に備えることを特徴とする請求の範囲第９項記載のメモリアドレス環 境ユニツト。
11. （１１）前記メモリから前に読出したデータ項目を格納するデータキヤツシユ手 段であつて、前記加算出力レジスタに結合されて、所定のデータ項目が存在する 場合には前記絶対メモリアドレスを受取るデータキヤツシユ手段を更に備えるこ とを特徴とする請求の範囲第１０項記載のメモリアドレス環境ユニツト。