JPS6249736B2 - - Google Patents
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Description
【発明の詳細な説明】
本発明は半導体装置の製造方法、特に、シリコ
ン酸化膜上に多結晶シリコンを堆積して多結晶シ
リコンのパターンを形成し、この多結晶シリコン
をマスクとして下のシリコン酸化膜をエツチング
する工程において、多結晶シリコンの下のシリコ
ン酸化膜がエツチングされることをなくし、これ
をまたいで設けられる上層の多結晶シリコン層や
アルミなどの多層配線を容易に精度よく形成する
ことを可能にした半導体装置の製造方法を提供す
るものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a method for manufacturing a semiconductor device, and in particular, to forming a pattern of polycrystalline silicon by depositing polycrystalline silicon on a silicon oxide film, and using this polycrystalline silicon as a mask to oxidize the underlying silicon. To prevent a silicon oxide film under polycrystalline silicon from being etched in a process of etching a film, and to easily and precisely form an upper polycrystalline silicon layer and a multilayer interconnection made of aluminum, etc., which is provided over the silicon oxide film. The present invention provides a method for manufacturing a semiconductor device that makes it possible.
多層配線構造をもつ従来の半導体装置たとえば
シリコンゲートMOS集積回路は、第１図に示さ
れる構造を有している。第１図において、１はＰ
形単結晶シリコン、２は局部酸化法により形成さ
れたシリコン酸化膜、３，５はシリコン酸化膜、
４，７は多結晶シリコン層、６は多結晶シリコン
層４と７の間を分離する酸化膜、８はN+拡散
層、９は気相成長法により形成された例えばシリ
コン酸化膜のような絶縁被膜、１０は絶縁被膜９
に形成した電極形成用の開口部内に露呈する部分
に繋り、電極あるいは、配線を形成するためのア
ルミニウムなどの金属層、そして１１は絶縁被膜
よりなる保護膜である。 A conventional semiconductor device having a multilayer wiring structure, such as a silicon gate MOS integrated circuit, has the structure shown in FIG. In Figure 1, 1 is P
2 is a silicon oxide film formed by local oxidation method, 3 and 5 are silicon oxide films,
4 and 7 are polycrystalline silicon layers, 6 is an oxide film separating the polycrystalline silicon layers 4 and 7, 8 is an N + diffusion layer, and 9 is a silicon oxide film formed by vapor phase growth. Insulating coating, 10 is insulating coating 9
A metal layer such as aluminum is connected to the portion exposed in the opening for electrode formation formed in , and is used to form an electrode or wiring, and 11 is a protective film made of an insulating film.
このような構造を有する半導体装置は第２図か
ら第５図に示される順序で製造される。まず、第
２図で示すように、Ｐ型単結晶シリコン基板１の
主面に局部酸化法により厚いシリコン酸化膜２を
形成した後、MOSトランジスタのゲート酸化膜
および容量を構成する薄いシリコン酸化膜３を成
長し、この上に多結晶シリコン４を堆積する。こ
の多結晶シリコンは堆積後にその全面にリンを蒸
着するかもしくは不純物を含んだ多結晶シリコン
層を堆積するかのいずれかの方法で形成される。
また、多結晶シリコンのパターン形成はレジスト
をマスクとして用いる周知の選択エツチング処理
によつてなされる。このエツチングにはフツ酸−
硝酸系混合液を用いたウエツトエツチングや、フ
レオンガスを用いたプラズマエツチングが一般に
実施されている。多結晶シリコンのエツチング
後、レジストを除去する。次にフツ酸−フツ化ア
ンモニウム系混合液で、多結晶シリコンをマスク
としてゲート酸化膜３を選択的にエツチングす
る。第３図はこのエツチング処理を施したのちの
状態を示す図であり、図示するようにシリコン酸
化膜２の一部もエツチングされる。さらに多結晶
シリコン４の端の部分では、多結晶シリコンの下
のシリコン酸化膜がエツチングされ、多結晶シリ
コン４の両端が廂状突出部４１，４２となる。 A semiconductor device having such a structure is manufactured in the order shown in FIGS. 2 to 5. First, as shown in FIG. 2, a thick silicon oxide film 2 is formed on the main surface of a P-type single-crystal silicon substrate 1 by local oxidation, and then a thin silicon oxide film that forms the gate oxide film and capacitor of the MOS transistor is formed. 3 is grown, and polycrystalline silicon 4 is deposited thereon. This polycrystalline silicon is formed either by evaporating phosphorus over the entire surface of the polycrystalline silicon after deposition, or by depositing a polycrystalline silicon layer containing impurities.
Further, patterning of polycrystalline silicon is performed by a well-known selective etching process using a resist as a mask. For this etching, fluoric acid-
Wet etching using a nitric acid mixture and plasma etching using Freon gas are generally performed. After etching the polycrystalline silicon, the resist is removed. Next, the gate oxide film 3 is selectively etched using a fluoric acid-ammonium fluoride mixed solution using the polycrystalline silicon as a mask. FIG. 3 is a diagram showing the state after this etching process, and as shown, a part of the silicon oxide film 2 is also etched. Further, at the end portions of the polycrystalline silicon 4, the silicon oxide film under the polycrystalline silicon is etched, and both ends of the polycrystalline silicon 4 become rib-like protrusions 41 and 42.
次に第４図に示すように第２ゲート酸化膜を形
成するための処理によりシリコン酸化膜５，６を
形成する。この処理で形成されたシリコン酸化膜
５はゲート酸化膜となり、一方シリコン酸化膜６
は層間絶縁酸化膜となり、また廂状突出部４１の
下部はゲート酸化膜で埋められる。 Next, as shown in FIG. 4, silicon oxide films 5 and 6 are formed by a process for forming a second gate oxide film. The silicon oxide film 5 formed by this process becomes a gate oxide film, while the silicon oxide film 6
becomes an interlayer insulating oxide film, and the lower part of the ridge-like protrusion 41 is filled with a gate oxide film.
次に再び多結晶シリコン７を堆積し、レジスト
Ａをマスクとして選択エツチング処理を施し多結
晶シリコン７のパターンの形成をする。 Next, polycrystalline silicon 7 is deposited again, and a selective etching process is performed using resist A as a mask to form a pattern of polycrystalline silicon 7.
次いで、第５図で示すように、例えばイオン注
入法などによりN+拡散層８を形成し、この後、
気相成長法によりシリコン酸化膜９を全面に堆積
し、さらに、堆積したシリコン酸化膜９の所定部
分に電極窓を穿ち、アルミニウムなどからなる電
極を形成する。 Next, as shown in FIG. 5, an N + diffusion layer 8 is formed by, for example, ion implantation.
A silicon oxide film 9 is deposited over the entire surface by vapor phase growth, and electrode windows are formed in predetermined portions of the deposited silicon oxide film 9 to form electrodes made of aluminum or the like.
以上の過程を経ることによつて、主要部分の形
成が全て終了し、こののち、主表面を表面保護膜
で被覆することによつて第１図で示した構造が得
られる。ところで、第３図に示した多結晶シリコ
ン４の廂状突出部４１と４２は第２ゲート酸化膜
形成後、少しそりがるようになる。この半導体装
置の主面上全面に多結晶シリコン７を堆積する場
合、下の第１層多結晶シリコン４の廂状突出部４
２の下に沿つて多結晶シリコン７が成長しても、
多結晶シリコン４の端部の形状は改善されない。 By going through the above process, the formation of all the main parts is completed, and then the structure shown in FIG. 1 is obtained by covering the main surface with a surface protective film. By the way, the rib-like protrusions 41 and 42 of the polycrystalline silicon 4 shown in FIG. 3 become slightly warped after the second gate oxide film is formed. When depositing polycrystalline silicon 7 over the entire main surface of this semiconductor device, the rib-like protrusion 4 of the first layer polycrystalline silicon 4 below
Even if polycrystalline silicon 7 grows along the bottom of 2,
The shape of the edge of polycrystalline silicon 4 is not improved.
このような多結晶シリコンの突出部４２の反り
上りは、レジストＡによりパターン形成をすると
きに次のような問題の発生原因となる。レジスタ
Ａとしてボジ型のフオトレジストすなわち露光さ
れる部分が現像により溶解するフオトレジストを
用いた場合、Ｂの部分では多結晶シリコンの廂状
突出部４２の下の窪みに対応して第２層目の多結
晶シリコン７にも窪みが形成されるため、この窪
みの中に入り込んだフオトレジストには光が当り
にくく、このため多結晶シリコンの廂状突出部４
２に対応する部分でフオトレジストの現像残りが
生じる。従つてフオトレジストＡとマスクとして
多結晶シリコン７をエツチングしてもこの部分で
第２層多結晶シリコン７のエツチング残りが生じ
やすい。また、ネガ型のフオトレジストを用いる
ことにより多結晶シリコンの廂状突出部４２に対
応する部分におけるレジスト残りを防いだ場合に
おいても、このような部分では多結晶シリコン７
を完全に除去することが困難である。例えば水溶
液のエツチング液を用いた場合、この部分へのエ
ツチング液の廻り込みが遅いため均一なエツチン
グができない。また、エツチング液を用いるウエ
ツトエツチングにかえて、平行平板型の電極構造
をもつプラズマエツチング装置を用いるプラズマ
エツチングとした場合、シリコン基板に垂直方向
のエツチングのみ選択的に進行するため、やはり
廂状突出部４２の下に出来る窪内の多結晶シリコ
ンのエツチング残りが生じやすい。 Such warpage of the polycrystalline silicon protrusion 42 causes the following problems when forming a pattern using the resist A. If a positive type photoresist is used as the resistor A, that is, a photoresist in which the exposed portion is dissolved by development, in the portion B, a second layer is formed corresponding to the recess under the rib-like protrusion 42 of the polycrystalline silicon. Since a depression is also formed in the polycrystalline silicon 7, it is difficult for light to hit the photoresist that has entered the depression, and therefore the polycrystalline silicon protrusion 4
The photoresist remains undeveloped in the portion corresponding to No. 2. Therefore, even if the photoresist A and the polycrystalline silicon 7 are etched as a mask, the second layer polycrystalline silicon 7 is likely to remain unetched in this portion. Furthermore, even if a negative photoresist is used to prevent resist from remaining in the portion corresponding to the polycrystalline silicon ridge-like protrusion 42, the polycrystalline silicon 7 will not remain in such a portion.
is difficult to completely remove. For example, if an aqueous etching solution is used, uniform etching cannot be achieved because the etching solution flows slowly into this area. Furthermore, when wet etching using an etching solution is replaced by plasma etching using a plasma etching device with a parallel plate electrode structure, etching progresses selectively only in the direction perpendicular to the silicon substrate, resulting in the etching of the silicon substrate. Etching remains of the polycrystalline silicon in the depression formed under the protrusion 42 are likely to remain.
以上のように、従来法では、第１層多結晶シリ
コン４のパターンに沿つて第２層目の多結晶シリ
コンが残り、島状の第１層多結晶シリコン上で隣
りあう、第２層多結晶シリコンのパターン間で短
絡現像を起し、特性不良の原因となることがしば
しばあつた。 As described above, in the conventional method, the second layer of polycrystalline silicon remains along the pattern of the first layer of polycrystalline silicon 4, and the second layer of polycrystalline silicon remains adjacent to the island-shaped first layer of polycrystalline silicon. Short-circuit development often occurred between patterns of crystalline silicon, resulting in poor characteristics.
本発明は以上説明した従来の半導体装置の製造
方法における欠点を除去するためになされたもの
で、本発明の製造方法の特徴は、半導体基板上に
成長させたシリコン酸化膜の上にリンをドープし
た多結晶シリコンを堆積したのち、レジストをマ
スクとして多結晶シリコンのパターンを形成し、
この多結晶シリコンの表面を水蒸気雰囲気中で酸
化し、次いで多結晶シリコンの表面に形成された
酸化膜と、ゲート酸化膜の双方を同時に化学的方
法によつてエツチングすることにより、多結晶シ
リコンパターンの端部直下のシリコン酸化膜がエ
ツチングされることをなくし、多結晶シリコンの
パターンを横切つて多層配線を形成するときの精
度を高め、パターン形成を容易にするところにあ
る。 The present invention has been made to eliminate the drawbacks of the conventional semiconductor device manufacturing method described above, and the feature of the manufacturing method of the present invention is that phosphorus is doped on a silicon oxide film grown on a semiconductor substrate. After depositing polycrystalline silicon, a pattern of polycrystalline silicon is formed using a resist as a mask.
The surface of this polycrystalline silicon is oxidized in a water vapor atmosphere, and then both the oxide film formed on the surface of the polycrystalline silicon and the gate oxide film are simultaneously etched by a chemical method to form a polycrystalline silicon pattern. The purpose of this method is to prevent the silicon oxide film immediately below the edge of the polycrystalline silicon from being etched, increase the accuracy when forming multilayer wiring across the polycrystalline silicon pattern, and facilitate pattern formation.
次に本発明にかかる半導体装置の製造方法の一
例を第６図〜第９図を参照して詳しく説明する。
先ず、局部酸化法によりＰ形単結晶シリコン基板
１にフイールド酸化膜２を成長し、次にゲート酸
化膜３を約650Åの厚さに成長する。この上に多
結晶シリコン４を4500Åの厚さで堆積したのち、
この多結晶シリコンにリンをドープして多結晶シ
リコンのシート抵抗を50〜100Ω／□にし、さら
にフオトレジストをマスクとして多結晶シリコン
４のパターンを形成する（第６図）。 Next, an example of a method for manufacturing a semiconductor device according to the present invention will be described in detail with reference to FIGS. 6 to 9.
First, a field oxide film 2 is grown on a P-type single crystal silicon substrate 1 by local oxidation, and then a gate oxide film 3 is grown to a thickness of about 650 Å. After depositing polycrystalline silicon 4 on top of this to a thickness of 4500 Å,
This polycrystalline silicon is doped with phosphorus to make the sheet resistance of the polycrystalline silicon 50 to 100 Ω/□, and then a pattern of polycrystalline silicon 4 is formed using a photoresist as a mask (FIG. 6).
次に水蒸気雰囲気中で酸化処理を施すことによ
つて、多結晶シリコン４の表面に酸化膜１２を形
成する（第７図）。例えば酸化温度900℃、酸化時
の雰囲気を90℃の温水中を通した酸素ガス雰囲気
とし、15分間酸化すると、多結晶シリコンの表面
が酸化され、厚さ約850Åの酸化膜１２が成長す
る。この酸化処理では同時にゲート酸化膜３の厚
さも増すが、リンが高濃度にドープされた多結晶
シリコンと、シリコン基板１の酸化速度は著しく
異なるため、ゲート酸化膜厚の増加は極めて少な
く、多結晶シリコンの表面に形成される酸化膜厚
とほぼ同一の厚さになる。次に、フツ酸−フツ化
アンモニウム系混合液を用いて多結晶シリコン４
でおおわれていない部分のゲート酸化膜をエツチ
ングすると、同時に多結晶シリコン４の表面に形
成された酸化膜１２も除去され、第８図に示すよ
うな形状になる。すなわち、上記のように多結晶
シリコンの表面を覆う酸化膜１２とゲート酸化膜
３が同時にエツチングされるため、第３図で示し
たように多結晶シリコン４の端部直下の酸化膜が
エツチングされ、廂状突出部が形成される現象は
生じない。 Next, by performing oxidation treatment in a steam atmosphere, an oxide film 12 is formed on the surface of the polycrystalline silicon 4 (FIG. 7). For example, when the oxidation temperature is 900° C. and the oxidation atmosphere is an oxygen gas atmosphere through warm water at 90° C. for 15 minutes, the surface of polycrystalline silicon is oxidized and an oxide film 12 with a thickness of about 850 Å grows. This oxidation treatment also increases the thickness of the gate oxide film 3, but since the oxidation rate of polycrystalline silicon doped with phosphorous and the silicon substrate 1 are significantly different, the increase in the gate oxide film thickness is extremely small. The thickness is approximately the same as the thickness of the oxide film formed on the surface of crystalline silicon. Next, polycrystalline silicon 4 was prepared using a fluoric acid-ammonium fluoride mixed solution.
When the portions of the gate oxide film that are not covered by the etchant are etched, the oxide film 12 formed on the surface of the polycrystalline silicon 4 is also removed, resulting in a shape as shown in FIG. That is, since the oxide film 12 covering the surface of the polycrystalline silicon and the gate oxide film 3 are etched at the same time as described above, the oxide film directly below the edge of the polycrystalline silicon 4 is etched as shown in FIG. , the phenomenon of formation of ridge-like protrusions does not occur.
なお、多結晶シリコン４の酸化をより低温で行
えば、リンをドープした多結晶シリコンとＰ形単
結晶シリコン基板１との酸化速度比をより大きく
することも可能である。このような配慮により多
結晶シリコン４の上に形成される酸化膜１２の膜
厚を次工程でエツチングされるゲート酸化膜３の
膜厚より厚くして、酸化膜エツチングで残りを生
じるようにするならば、層間絶縁性能が向上す
る。 Note that if the polycrystalline silicon 4 is oxidized at a lower temperature, it is also possible to increase the oxidation rate ratio between the phosphorus-doped polycrystalline silicon and the P-type single crystal silicon substrate 1. With this consideration, the thickness of the oxide film 12 formed on the polycrystalline silicon 4 is made thicker than the thickness of the gate oxide film 3, which will be etched in the next step, so that the remaining oxide film is left behind during the oxide film etching. If so, the interlayer insulation performance will be improved.
次に第９図に示すように、第２のゲート酸化処
理によりシリコン酸化膜５，６を形成し、さら
に、第２層目の多結晶シリコン７を堆積し、これ
を選択的にエツチングしてパターン形成をする。
この場合、従来の方法のように多結晶シリコン４
の廂状突出部が形成されることがないため、パタ
ーン形成時のマスクとなるフオトレジストの現像
残りが生じるような事はなく、さらにエツチング
においても残りは生じない。このようにして所定
の構造とされた基板上に気相成長法により、シリ
コン酸化膜を堆積すると、段差部分での形状がす
こぶる良好となる。 Next, as shown in FIG. 9, silicon oxide films 5 and 6 are formed by a second gate oxidation process, and a second layer of polycrystalline silicon 7 is deposited and selectively etched. Form a pattern.
In this case, polycrystalline silicon 4
Since no rib-like protrusions are formed, there is no development residue of the photoresist serving as a mask during pattern formation, and furthermore, no residue is produced during etching. When a silicon oxide film is deposited by vapor phase growth on a substrate having a predetermined structure in this manner, the shape at the stepped portion becomes extremely good.
以上説明した本発明の製造方法を駆使して形成
された半導体装置には次のような長所がある。す
なわち、シリコンゲートMOSトランジスタ集積
回路装置の製造に際して不可欠なゲート酸化膜の
エツチングにおいて、ゲート電極となる多結晶シ
リコン直下のゲート酸化膜のエツチングがなく多
結晶シリコンが廂状に突出することはない。この
ため、多層の多結晶シリコンやアルミニウムのパ
ターン形成のためのマスクとして、ポジ型のフオ
トレジストを用いてもフオトレジストの現像残り
が発生せず、したがつて、フオトレジストの現像
後に残存するフオトレジストをマスクとして第２
層目の多結晶シリコンやアルミニウムをエツチン
グした場合、均一なエツチング結果が得られる。
すなわち、多結晶シリコンの廂状突出部の発生を
防止できる本発明の製造方法によれば、精度よく
確実に多層配線のパターン形成が可能であり、高
い製品歩留りが達成できる。 A semiconductor device formed by making full use of the manufacturing method of the present invention described above has the following advantages. That is, in the etching of the gate oxide film, which is essential in the manufacture of a silicon gate MOS transistor integrated circuit device, the gate oxide film directly under the polycrystalline silicon serving as the gate electrode is not etched, and the polycrystalline silicon does not protrude like a ridge. For this reason, even if a positive type photoresist is used as a mask for patterning multilayer polycrystalline silicon or aluminum, no residual photoresist remains after development. The second mask uses the resist as a mask.
When etching layers of polycrystalline silicon or aluminum, uniform etching results can be obtained.
That is, according to the manufacturing method of the present invention which can prevent the occurrence of ridge-like protrusions of polycrystalline silicon, it is possible to form a multilayer wiring pattern accurately and reliably, and a high product yield can be achieved.
第１図は従来の半導体装置の断面図、第２図〜
第５図は従来の製造方法による半導体装置の製造
工程途中における断面図、第６図〜第９図は本発
明の一実施例の製造方法による半導体装置の製造
工程途中における断面図である。
１……Ｐ形単結晶シリコン基板、２……局部酸
化法で形成した酸化膜（フイールド酸化膜）、
３，５……ゲート酸化膜、４，７……多結晶シリ
コン層、６……層間絶縁膜、８……N+拡散層、
９……シリコン酸化膜、１０……電極、１１……
表面保護膜、１２……熱酸化膜、４１，４２……
廂状突起。
Figure 1 is a cross-sectional view of a conventional semiconductor device, Figures 2-
FIG. 5 is a cross-sectional view of a semiconductor device in the middle of the manufacturing process according to a conventional manufacturing method, and FIGS. 6 to 9 are cross-sectional views of a semiconductor device in the middle of the manufacturing process of a semiconductor device according to an embodiment of the present invention. 1... P-type single crystal silicon substrate, 2... Oxide film formed by local oxidation method (field oxide film),
3, 5... Gate oxide film, 4, 7... Polycrystalline silicon layer, 6... Interlayer insulating film, 8... N + diffusion layer,
9...Silicon oxide film, 10...Electrode, 11...
Surface protective film, 12... Thermal oxidation film, 41, 42...
Spiral process.
Claims (1)
する工程と、同工程で形成したゲート酸化膜上に
リンを含む第１層の多結晶シリコン層のパターン
を形成する工程と、前記第１層の多結晶シリコン
層の表面を水蒸気雰囲気中で酸化する工程と、前
記第１層の多結晶シリコン層に覆われることなく
露呈する前記ゲート酸化膜を化学的に食刻除去す
る工程と、前記第１層目の多結晶シリコンを再度
酸化する工程と、同工程で形成した酸化膜上に一
部を延在させて第２の多結晶シリコン層を形成す
る工程を有することを特徴とする半導体装置の製
造方法。1. A step of forming a gate oxide film in a predetermined area on a semiconductor substrate, a step of forming a pattern of a first layer of polycrystalline silicon layer containing phosphorus on the gate oxide film formed in the same step, and a step of forming a pattern of a first layer of polycrystalline silicon layer containing phosphorus. a step of oxidizing the surface of the polycrystalline silicon layer in a water vapor atmosphere; a step of chemically etching away the gate oxide film exposed without being covered with the first polycrystalline silicon layer; A semiconductor device comprising the steps of oxidizing the first layer of polycrystalline silicon again, and forming a second polycrystalline silicon layer by partially extending the oxide film formed in the same step. manufacturing method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19146281A JPS5892240A (en) | 1981-11-27 | 1981-11-27 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19146281A JPS5892240A (en) | 1981-11-27 | 1981-11-27 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5892240A JPS5892240A (en) | 1983-06-01 |
| JPS6249736B2 true JPS6249736B2 (en) | 1987-10-21 |
Family
ID=16275041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19146281A Granted JPS5892240A (en) | 1981-11-27 | 1981-11-27 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5892240A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2504144B2 (en) * | 1988-11-16 | 1996-06-05 | カシオ計算機株式会社 | Thermal head and manufacturing method thereof |
-
1981
- 1981-11-27 JP JP19146281A patent/JPS5892240A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5892240A (en) | 1983-06-01 |
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