JPS622654A - Semiconductor device and manufacture thereof - Google Patents

Semiconductor device and manufacture thereof

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JPS622654A
JPS622654A JP14206185A JP14206185A JPS622654A JP S622654 A JPS622654 A JP S622654A JP 14206185 A JP14206185 A JP 14206185A JP 14206185 A JP14206185 A JP 14206185A JP S622654 A JPS622654 A JP S622654A
Authority
JP
Japan
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layer
contact hole
semiconductor device
insulating layer
etching
Prior art date
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Pending
Application number
JP14206185A
Other languages
Japanese (ja)
Inventor
Satoshi Shinozaki
篠崎 慧
Yoshikazu Saito
斎藤 芳和
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Toshiba Electronic Device Solutions Corp
Original Assignee
Toshiba Corp
Toshiba Microelectronics Corp
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Publication date
Application filed by Toshiba Corp, Toshiba Microelectronics Corp filed Critical Toshiba Corp
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Publication of JPS622654A publication Critical patent/JPS622654A/en
Pending legal-status Critical Current

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Abstract

PURPOSE:To prevent defective opening and the yield of a thin part in electrode wiring material at the side wall surface of a contact hole, by forming a tapered part in the contact hole so that its diameter becomes smaller from the upper side to the lower side. CONSTITUTION:In order to provide contact with a semiconductor substrate 11, n-type impurities are diffused and an n<+> diffused layer 12 is formed. Then, an oxide film 13 is deposited. Phosphorus glass 14 having an impurity concentration of 1X10<20>cm<-2> is deposited thereon. Phosphorus glass 15 having an impurity concentration of 1X10<21>cm<-2> is further deposited thereon. Thus a multilayer thin-film layer is formed. When etching is performed in the horizontal direction for the multilayer thin-film layer, the etching rate at the upper film is high, because the thin film layer has oxide films including the phosphorus as the impurities, and the phosphorus concentration is higher in the upper film than in the lower film. Therefore, the tapered shape can be obtained in the contact hole.

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体装置およびその製造方法に係り、特に微
細コンタクトホールを形成するものに使用される。
DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a semiconductor device and a method for manufacturing the same, and is particularly used for forming fine contact holes.

〔発明の技術的背景〕[Technical background of the invention]

従来、半導体基板表面に形成された薄膜層の所望の部分
にコンタクト用の開孔(コンタクトホール)を形成し、
半導体基板との間にコンタクトを取る方法が用いられて
いる。以下、従来のコンタクトホール形成方法を説明す
る。
Conventionally, contact openings (contact holes) are formed in desired parts of a thin film layer formed on the surface of a semiconductor substrate.
A method of making contact with a semiconductor substrate is used. A conventional contact hole forming method will be described below.

第2図(a)〜(C)は従来のコンタクトホール形成方
法を説明するための、工程別の断面図である。半導体基
板1上に薄膜層として例えば酸化I!12を形成し、そ
の表面にレジスl〜3を塗布したのちバターニングを行
ない、所望の部分に開孔を形成する。次いで、このレジ
スト3をマスクとして酸化膜2をエツチングし、第2図
(b)に示すような構造を得る。次いで、第2図(C)
に示すようなレジスト3を剥離したのち、電極配線用の
アルミニウム層4を堆積して所望のバターニングを施こ
し、半導体基板1との間のコンタクトを取る。
FIGS. 2(a) to 2(C) are cross-sectional views of each process for explaining a conventional contact hole forming method. For example, oxidized I! is applied as a thin film layer on the semiconductor substrate 1. 12 is formed, resists 1 to 3 are applied to the surface thereof, and then patterning is performed to form openings in desired portions. Next, the oxide film 2 is etched using the resist 3 as a mask to obtain a structure as shown in FIG. 2(b). Next, Figure 2 (C)
After removing the resist 3 as shown in FIG. 1, an aluminum layer 4 for electrode wiring is deposited and patterned as desired to establish contact with the semiconductor substrate 1.

〔背景技術の問題点〕[Problems with background technology]

このような従来のコンタクトホール形成方法では、コン
タクトホールが微細になると電極配線材料のカバレッジ
が悪くなる。このため、アルミニウムH4のオーブン不
良を生ずることがある。
In such conventional contact hole forming methods, when the contact hole becomes fine, the coverage of the electrode wiring material deteriorates. For this reason, oven failure of aluminum H4 may occur.

第3図はこのオーブン不良を説明するための素子断面図
である。図示の通り、酸化膜2の開孔段差部でアルミニ
ウム層4が段切れをおこし、オーブン不良が発生する。
FIG. 3 is a sectional view of the element for explaining this oven failure. As shown in the figure, the aluminum layer 4 is broken at the stepped portion of the oxide film 2, resulting in an oven failure.

このような段切れによるオーブン不良は、酸化It!J
2が厚い場合や開孔が微細な場合に発生しやりい。また
、たとえオーブン不良が生じなくても、第4図に示すよ
うにコンタクトホールの側壁において、電極材料である
アルミニウム層4が薄くなってしまうことがある。
Oven failure due to such step breakage is due to oxidation It! J
This tends to occur when 2 is thick or the openings are minute. Furthermore, even if no oven failure occurs, the aluminum layer 4, which is the electrode material, may become thinner on the side wall of the contact hole as shown in FIG.

このような場合、配線抵抗が増大して素子特性に悪影響
を及ぼすことがある。また、電流密度の高い部分でこの
ような現象が発生すると、長時間使用しているうちに断
線をおこすことがあり、信頼性上の大ぎな問題となる。
In such a case, wiring resistance increases, which may adversely affect device characteristics. Furthermore, if such a phenomenon occurs in a portion where the current density is high, wire breakage may occur during long-term use, which poses a serious problem in terms of reliability.

〔発明の目的〕[Purpose of the invention]

本発明は上述した欠点を除去するためになされたもので
、電極配線材料のカバレッジを改善して、オーブン不良
やコンタクトホール側壁面における電極配線材料の薄膜
化を防止した半導体装置およびその製造方法を提供する
ことを目的とする。
The present invention has been made to eliminate the above-mentioned drawbacks, and provides a semiconductor device and its manufacturing method that improves the coverage of the electrode wiring material and prevents oven failure and thinning of the electrode wiring material on the side wall surface of the contact hole. The purpose is to provide.

〔発明の概要〕[Summary of the invention]

上記の目的を達成するため本発明は、コンタクトホール
の内径が上側ずなわち配線層側から下側ずなわち導電層
側に向って、順次小さくなるようにした半導体装置およ
びその製造方法を提供するものである。
To achieve the above object, the present invention provides a semiconductor device and a method for manufacturing the same, in which the inner diameter of a contact hole gradually decreases from the upper side, that is, the wiring layer side, to the lower side, that is, the conductive layer side. It is something to do.

〔発明の実施例〕[Embodiments of the invention]

以下、本発明の実施例を図面に基づいて詳細に説明する
Embodiments of the present invention will be described in detail below with reference to the drawings.

第1図(a)〜(f)は本発明の一実施例を説明するた
めの、工程別の断面図である。まず第1図(a)に示す
ように、半導体(例えばシリコン)基板11にコンタク
トを取るためにn型不純物を拡散し、n+拡散層12を
形成する。次いで第1図(b)に示すように、この半導
体基板11の表面に酸化113を3000人の厚さで堆
積し、その上に不純物濃度が1×1020CrA−2の
リンガラス14を4000人の厚さで堆積し、その上に
不純物濃度が1× 102’cm−2のリンガラス15を3000人の厚さ
で堆積し、多層構造の薄膜層を形成する。
FIGS. 1(a) to 1(f) are cross-sectional views of each process for explaining an embodiment of the present invention. First, as shown in FIG. 1(a), in order to make contact with a semiconductor (for example, silicon) substrate 11, an n-type impurity is diffused to form an n+ diffusion layer 12. Next, as shown in FIG. 1(b), oxide 113 is deposited on the surface of this semiconductor substrate 11 to a thickness of 3,000 layers, and phosphorus glass 14 with an impurity concentration of 1×10 20 CrA-2 is deposited on the surface of the semiconductor substrate 11 to a thickness of 4,000 layers. A phosphorus glass 15 having an impurity concentration of 1×10 2 'cm-2 is deposited thereon to a thickness of 3000 nm to form a multilayered thin film layer.

次いで、この多層構造の薄WA層の表面にレジスト17
を塗布し、コンタクトホール開孔予定部16にレジス1
−が残存しないようにバターニングする。次いで第1図
(d)に示すように、レジスト17をマスクとして高不
純物のリンガラス15、低不純物のリンガラス14およ
び酸化膜13を、それぞれ反応性イオンエ゛ツチングを
用いてエツチングする。この反応性イオンエツヂングで
は、水平方向にエツチングが進むいわゆるナイドエツチ
ングが比較的少ない。このため、第1図(d>に示すよ
うに、垂直方向のみにエツチングが進んで開孔が得られ
る。
Next, a resist 17 is applied to the surface of the thin WA layer of this multilayer structure.
and apply resist 1 to the area 16 where the contact hole is to be formed.
Buttering is done so that - does not remain. Next, as shown in FIG. 1(d), using the resist 17 as a mask, the highly impurity phosphorus glass 15, the low impurity phosphorus glass 14, and the oxide film 13 are etched using reactive ion etching. In this reactive ion etching, there is relatively little so-called nide etching in which etching progresses in the horizontal direction. Therefore, as shown in FIG. 1(d>), etching progresses only in the vertical direction, resulting in openings.

次いで第1図(e)に示すように、レジスト17を剥離
したのち、この多層構造の薄膜層の水平方向のエツチン
グを行う。本実施例の場合には、弗酸:水−1:100
の水溶液を用いて、薄膜層13.14.15を開孔の内
側面からエツチングする。本実施例で用いた4111層
は、リンを不純物として包含する酸化膜であって下層膜
よりも上層膜の方がリン濃度が高いため、上層膜の方が
エツチングレートが高い。従って、第1図(e)に示す
ようにコンタクトホールにテーバがついた形状を得るこ
とができる。
Next, as shown in FIG. 1(e), after the resist 17 is peeled off, the thin film layer of this multilayer structure is etched in the horizontal direction. In the case of this example, hydrofluoric acid:water-1:100
The thin film layer 13, 14, 15 is etched from the inside surface of the opening using an aqueous solution of . The 4111 layer used in this example is an oxide film containing phosphorus as an impurity, and since the upper layer has a higher phosphorus concentration than the lower layer, the upper layer has a higher etching rate. Therefore, the contact hole can have a tapered shape as shown in FIG. 1(e).

このように本実施例は、不純物濃度の異なる薄膜層を多
層にし、そのエツチングレートの違いを利用してコンタ
ク1〜ホールの側壁にテーバをつけるようにしている。
As described above, in this embodiment, a multilayer thin film layer with different impurity concentrations is used, and the difference in etching rate is used to create a taper on the side walls of the contact 1 to the hole.

そのために、薄膜層のエツチングレートがそれに含有さ
れる不純物の濃度によりほぼ決り、高温度はどエッチン
グレートが高い事実を利用している。
For this purpose, the etching rate of a thin film layer is determined approximately by the concentration of impurities contained therein, and the fact that the etching rate is higher at higher temperatures is utilized.

次いで第1図(f)に示すように、アルミニウム層18
を被着して半導体基板11とコンタクトを取る。
Next, as shown in FIG. 1(f), the aluminum layer 18
is applied to make contact with the semiconductor substrate 11.

本発明が以上の実施例に限定されないことは言うまでも
ない。上記実施例においては、薄膜層として多層構造の
リンを不純物として包含する酸化膜を用いたが、不純物
としてボロンを用いることもできる。また、薄膜層は酸
化膜に限定されるものではなく、チッ化膜等の絶縁層も
同様に使用することができる。
It goes without saying that the present invention is not limited to the above embodiments. In the above embodiment, a multilayered oxide film containing phosphorus as an impurity was used as the thin film layer, but boron may also be used as the impurity. Further, the thin film layer is not limited to an oxide film, and an insulating layer such as a nitride film can be used as well.

また、エツチングによってコンタクトホールが形成され
る絶縁層は、薄膜層を積み重ねたものに限らず、例えば
不純物濃度が徐々に変化していく一層のものであっても
よい。そして、このような絶縁層の形成は、例えば気相
成長や加速電圧による不純物イオンの注入により実現す
ることができる。
Further, the insulating layer in which the contact hole is formed by etching is not limited to a stack of thin film layers, and may be, for example, a single layer in which the impurity concentration gradually changes. The formation of such an insulating layer can be realized, for example, by vapor phase growth or implantation of impurity ions using an accelerating voltage.

なお、反応性イオンエツチングの終了後、開孔部に淵醍
差に応じたエツチングを施こすことによりテーバを持た
せる際のエツチング量は、薄膜層の濃度やエッチャント
の濃度および薄膜層の厚さ等を加味して、必要な条件を
算出しなければならない。このようにすることによりコ
ンタクトホールのテーバを、不純物11度やその組合せ
により調整できる。
Note that after the reactive ion etching is completed, the amount of etching when giving a taper by etching the opening according to the depth difference depends on the concentration of the thin film layer, the concentration of the etchant, and the thickness of the thin film layer. The necessary conditions must be calculated by taking these factors into consideration. By doing this, the taper of the contact hole can be adjusted by adjusting the impurity to 11 degrees or a combination thereof.

〔発明の効果〕〔Effect of the invention〕

以上の通り本発明では、コンタクトホールの内径が上側
から下側に向って小さくなるようテーバを付けたので、
電極配線材料のカバレッジを改善することができる半導
体装置およびその製造方法が得られる。
As described above, in the present invention, since the contact hole is tapered so that the inner diameter becomes smaller from the top to the bottom,
A semiconductor device and a method for manufacturing the same that can improve the coverage of electrode wiring material are obtained.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は本発明の一実施例を説明するための工程別の断
面図、第2図5よ従来のコンタクトホールの形成方法を
説明するための工程別の断面図、第3図および第4図は
電極の配線材料のカバレッジを説明するための断面図で
ある。 11・・・半導体基板、13・・・酸化膜、14..1
5・・・リンガラス、16・・・コンタクトホール開孔
予定部、18・・・電極配線用のアルミニウム層。
FIG. 1 is a cross-sectional view of each step to explain an embodiment of the present invention, FIG. 2 is a cross-sectional view of each step to explain a conventional contact hole forming method, and FIGS. The figure is a cross-sectional view for explaining the coverage of the wiring material of the electrode. 11... Semiconductor substrate, 13... Oxide film, 14. .. 1
5... Phosphorus glass, 16... Contact hole planned portion, 18... Aluminum layer for electrode wiring.

Claims (1)

【特許請求の範囲】 1、半導体基板上の導電層を絶縁層で覆い、この絶縁層
に形成されたコンタクトホールを介して前記導電層と前
記絶縁層上の配線層とを電気的に接続した半導体装置に
おいて、 前記コンタクトホールの内径が前記配線層側から前記導
電層側に向って順次小さくなるようにしたことを特徴と
する半導体装置。 2、半導体基板上に導電層を形成する第1の工程と、こ
の導電層上に上側から下側に向つて順次エッチングレー
トが小さくなるような絶縁層を形成する第2の工程と、
前記絶縁層のコンタクトホール形成予定部分を垂直方向
にエッチングして開孔を形成する第3の工程と、この第
3の工程で形成された開孔を内側面から水平方向にエッ
チングしてコンタクトホールを形成する第4の工程と、
前記絶縁層上に配線層を形成し前記コンタクトホールを
介してこの配線層と前記導電層とを接続する第5の工程
とを備える半導体装置の製造方法。 3、前記第2の工程は、前記導電層上に上側から下側に
向って順次不純物濃度が低くなるようにした絶縁層を形
成する工程である特許請求の範囲第2項記載の半導体装
置の製造方法。 4、前記第2の工程は、前記導電層上に順次不純物濃度
の高い絶縁層を複数重ねて形成する工程である特許請求
の範囲第2項記載の半導体装置の製造方法。 5、前記絶縁層は不純物としてリンを含有するリンガラ
スである特許請求の範囲第2項乃至第4項のいずれかに
記載の半導体装置の製造方法。 6、前記絶縁層は不純物としてボロンを含有するボロン
ガラスである特許請求の範囲第2項乃至第4項のいずれ
かに記載の半導体装置の製造方法。 7、前記第3の工程は、反応性イオンエッチング法を用
いる特許請求の範囲第2項乃至第6項のいずれかに記載
の半導体装置の製造方法。 8、前記第4の工程は、希弗酸によるエッチング法を用
いる特許請求の範囲第2項乃至第6項のいずれかに記載
の半導体装置の製造方法。
[Claims] 1. A conductive layer on a semiconductor substrate is covered with an insulating layer, and the conductive layer and a wiring layer on the insulating layer are electrically connected through a contact hole formed in the insulating layer. A semiconductor device, characterized in that the inner diameter of the contact hole gradually decreases from the wiring layer side toward the conductive layer side. 2. a first step of forming a conductive layer on the semiconductor substrate; a second step of forming an insulating layer on the conductive layer, the etching rate of which decreases from top to bottom;
a third step of vertically etching a portion of the insulating layer where a contact hole is to be formed to form an opening; and etching the opening formed in the third step horizontally from the inner surface to form a contact hole. a fourth step of forming;
A method for manufacturing a semiconductor device, comprising a fifth step of forming a wiring layer on the insulating layer and connecting the wiring layer and the conductive layer via the contact hole. 3. The semiconductor device according to claim 2, wherein the second step is a step of forming an insulating layer on the conductive layer, the impurity concentration of which gradually decreases from the upper side to the lower side. Production method. 4. The method of manufacturing a semiconductor device according to claim 2, wherein the second step is a step of sequentially forming a plurality of insulating layers with high impurity concentrations on the conductive layer. 5. The method of manufacturing a semiconductor device according to any one of claims 2 to 4, wherein the insulating layer is a phosphorus glass containing phosphorus as an impurity. 6. The method of manufacturing a semiconductor device according to any one of claims 2 to 4, wherein the insulating layer is made of boron glass containing boron as an impurity. 7. The method for manufacturing a semiconductor device according to any one of claims 2 to 6, in which the third step uses a reactive ion etching method. 8. The method of manufacturing a semiconductor device according to any one of claims 2 to 6, wherein the fourth step uses an etching method using dilute hydrofluoric acid.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63175442A (en) * 1987-01-14 1988-07-19 Nec Corp Manufacture of multilayer interconnection type integrated circuit
JPS63244862A (en) * 1987-03-31 1988-10-12 Nec Corp Semiconductor device
JPH01138734A (en) * 1987-11-25 1989-05-31 Mitsubishi Electric Corp Semiconductor device with compound conductor layer and manufacture thereof
JPH0358414A (en) * 1989-07-26 1991-03-13 Nec Yamagata Ltd Manufacture of semiconductor device

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63175442A (en) * 1987-01-14 1988-07-19 Nec Corp Manufacture of multilayer interconnection type integrated circuit
JPS63244862A (en) * 1987-03-31 1988-10-12 Nec Corp Semiconductor device
JPH01138734A (en) * 1987-11-25 1989-05-31 Mitsubishi Electric Corp Semiconductor device with compound conductor layer and manufacture thereof
JPH0358414A (en) * 1989-07-26 1991-03-13 Nec Yamagata Ltd Manufacture of semiconductor device

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