JPS6249273A - 順序回路の試験方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野］ 本発明は順序回路の試験方法に関し、特に組み音ぜ回路
とフリップフロップとから成る順序回路の全てのフリ・
ソプフｔｒツブを縦続接続して構成したシフトレジスタ
を音むスキャンパスイ・口１１ｎ序回路の試験方法に関
する。

［従来の技術゛１ ｉ；ｔ　！、、この種の順序回路試験は、入ノーデー　
４Ｉ（：〕Ｉ・、スキャン（＞　、出Ｉ」データ］Ｉン
ベア、り冒・ソクアトハンスおよびスキャン−７“ウド
ζｌ）　シ、−ゲンスに１；１．−１で試験か１１なわ
ｉｉて東ｔ：。、−れに用いる試験パターンは、１１１
１′！序回路内の各点（、：あらか１−７め定義した故
障を検出］２うるイ１効な入力及びスキＡ・ジインデー
タを自動化／ｌ又は入り作！戊して＊ｌコ。

Ｘ、前記人勾及びスー腎Ａ・ンイシ−Ｉ〜−−９を印加
ｔ、、　ｌ、二語用の１用待頗として、出力及びスＡＡ
・ンアウトテータをシミーしトーショＩ＞に５Ｌり求め
゛ζ試験ｆ、、Ｚ　ｆφ川して来た。

［発明が解決しようとする問題点１ この語用、、ｇ　、ｙ、ねる試験パターンは第３図に示
す如くであり、テスターα）メモリ１ｉ（ｉ域を蓼く必
要とするという問題点かある。すなわち第３１７１に前
記試験の１１１イタルに必姿な試験パターンを示しであ
るが、人カテータセ・ソ１へ時に入力−７−−タ「１ビ
ット１．スキＡ・ジインｕＩＨにス−ＶＡ・ジインデー
ク１＜ヒラ［・、出力−７−−−タコンベア＋＋、＋４
に出Ｊ」データ■１１シツー・。

スキャンアウト時にコンベフ゛ずべきスー驚〜・〉アラ
ｌ　− １・データ１くヒ・ソＩ−音、７ｊ　ｒｎ　−１−ｎ−
１２にビットの試験パターン川０）ｌ：めσ）メモリ領
域を試験１ザイタル毎に必要としている１、 １問題点を解決するための手段］ 本発明の方法は、被試験順序回路内のスーＸヤンバスを
構成する第１のシフトレジスタと、前記第１のシフトｌ
／デスタと同一　ビット数をイ１する第２のシフｌ−１
，テスタと、前記被試験順序回路の入力データと同一ヒ
ット数を有する第３のシフ１−レジスタと、外部かｔ、
供給されるスキャンインテータを前記第１めシフトレジ
スタと縦続接続した前記第２および第３のシフトレジス
タとに同時並列にスキャンインする第１のスキャンイン
手段と、前記第３のシフトレジスタの内容を前記被試験
順序回路に入力データとしてロードする第１のローＩ・
手段と、　Ｂｉｇ続接続し／、＝　前記第２お、Ｌび第
３のシフ１〜レジス、りの内容を＋１し縦続接続した前
記第２および第３のシフトド・テスタに髪７−ドする第
２のロード手段と、前記第３ノ）シフトレジスタの内容
と前記第２のシフトレジスタの内容とを保持１７前配給
１のシー７Ｉ・レジスタの内容をス−八・ンアウＩ−し
これにかえ′ζ前記第２のシフトレジスタａ）内容をス
ＡＡ・ジインする第２のスＡ〜・ンイ〕−Ｆ段とを用意
し、］ｊ１１”配給１のスＡ−Ａ・ジイン−手段に４１
：り外部かへスＮへ・ジインデータを前記第１ｖ）シー
７）・し・テスタと射；Ｙ続接枕した前記第′２お、Ｌ
び第３のシフトレジスタとに同時４を列にスキャン・イ
ンする第１の］稈と、前記第１のローＦ「１″沓に、Ｌ
り前記第３のシフトしシ゛スタの内容を前記被試験＋１
１ｆｆ序回路に人ｊ］データヒ１でロードし＋ｉｉｆ記
被試験順序回路の出１）データを検ｎする第２の二［程
と、前記被試験順序回路を７１″？ツタアドバンスしか
つ第：２のロード−１−「グにより縦続接続した１１１
１記第２Ｂ、１、び第３　（１７’）シフトレジスタの
内容を＋１し縦続接続しｆ：＝　ｎｉｌ記第２お、Ｌび
第３のシフ１・レジスタに冒−１〜する第３の−「稈と
、前記第２のスＮＡ・ジイン下段に、Ｌり前記第３のシ
ー７１−レジスタの内容と前記第ヱのシフトレジスタの
内容とを保持し前記第１の［２・テスタの内容をスコ黛
Ａ・ンアウトして検査ｊ−該内容にかえて前記第２のシ
フトレジスタの内容をスキャンイン東る第・・１の一１
程を〜み、試験に使用１Ｊる相続くハイナリテータかバ
イナリ人手”ζ連続・ｊ−るときにはｎｉ＋記第１乃千
−第４の１稈に一ンー〕いて前記第２１１１干第・１の
−［稈を繰返Ｌバイナリ表示で連続しないときには前記
第１乃４ユ第４の１−”程に−フづいて前記第１１１）
子弟４の−［稈を繰３ρして構成される、１実施例゛１ 次に本発明について（４面を参照し２て説明する。

第１図は本発明の一実／１６！例を示す図である。第１
図において参照数字１はスキャンバス（−ｔ　１１１０
序回路てあり翁１み音わせ１【１１路２と、第１のシフ
トｌ、ン゛スタ３を＋′Ｍ成しているフリップフ冒ツソ
°回路とから成る、参照数字・１は第２のシフトレジス
タであり、第１　ａ）シフトレジスタ３と同じビット数
（１＜）を有する１、参照数７５は第３のシフト「デス
タでｔｈす、順序回！１′８１の人Ｊｌ　（バ号０と回
じヒツト数（ｎ　）から成る。参照数７７はインクリメ
ンタ−Ｃあり第２ａ＋シフトレジスタ・１と第３のシフ
）・１７シスタ５との連続し、たバイナリｊ−−−タ（
ｋ　−ｔ　ｒ＋桁）を１だ（“）インクリメントする。

タ（部ス■＼・〉イン入力（ＳＴＮ）１１は選択器１？
品８及び０を庁し゛Ｃ第１のシフＩ−１，＝テスタ３　
（７’）スＡ−Ａ−〉イン入力１２と、第２のシフトレ
ジスタ・１の一ξＮヤシイン入力１３とに接続されてい
る４、第２のシフＩ・トシ′スタ４　ｆ７）スＡヤ〉ア
ウＩ−出力１４は、第３のスキャンイン人）Ｊとｊ選択
回路８をＩ’ｉ　［、。

て第１のシフトレジスタ３のスＮ−・ンイシ人カー２及
び選択回路０を庁し５“ζ第２のシフｌ−Ｌ、シ′スタ
・Ｉのスキャンイン入力１３とにそれぞれ接続されてい
る。

１）１０序回路１のスＡ−）・ンアウ［−出）」１５及
び出力（にづ１０は試験１１１＋それぞれのあらかしめ
用Ｑ；されｔ：期待値ど比較ヂエ・ツクされるが、第１
［４では省略さている。

タロツタ信づ１７（ＣＩ−７Ｋ）は各シフトレジスタに
！１．１重にｌｊ給される。又、スＡ−ヤンニｌ　＞’
　ｌ−Ｄ　−ル信号１８（ｓ　Ｆ’Ｔ’　１　）及び１
９　（Ｓ　Ｉ；’ｌ’２　）は選択回路８．り及び呂シ
フ１へレジスタの人７３１ｉｆｔ　ｆｊｌｌを行なう４
、その詳細を第２　ｒＭに示す。

第２［ヌ１〈ａ〉は選択回路８及び０の詳細でＳＩ；＝
ｒ’　＋　＝　１のときスキャン−イン入力１１（ＳＩ
Ｎ）を、Ｓ　ｒ”　’Ｉ”　ｌ　＝　０のとき第２のシ
フトレジスタ４グ）スキャンＴｒ’ｙＪ・出）Ｊ　１４
を選択４−る。

第２１′イＩ　（１−＋　）は第１のシフ（・レジスタ
３の各１ヒツ）・の詳細を示−４−０第１のシフトレジ
スタ丁３の丼フリッブフＩ７ツブのテータ人１１ＪはＳ
　Ｉ”　Ｔ’　２二１のとき１月１のフリップフ１７ツ
アではスＡＡ・ンイシ入力１２を、初段１７１．外°（
は前段フリッブフ冒ツブの出力２１を選択し、Ｓ　Ｆ　
Ｔ２　＝　（ｌのとき、組み音わぜ回路２の出力２０を
ｊ選択する。

第２１゛４（ｃ：　）は第２のシフトレジスタ・１の各
１ヒツ）・の詳細を示す。第：２のジフトトデスタ４の
各フリ・ソプフ１１ツブの入力データはＳ　Ｆ’　Ｔ’
　２−１（７）とき初段のフリツプフロツプではスキャ
ンイン入力１３を、初段以外ては前段フリ・ソプフＩ′
７ツブの出ハ２３を）選択し、Ｓ　Ｔ’　Ｔ　２−〇の
ときインクリメンタ７の出力２２を）選択する。

第２１Ｍ　（ｃｌ　）は第３のシフトレジスタ５の各１
ビツトの詳細を示１ｏ第３のシフトレジスタ５の各フリ
ップフ１′Ｖ・ツブ′の入力データは、ｓ　ｐ　’ｒ　
１　＝〇− １のとき′ｆｉ＋　段のフリップフＩＶツブではスキャ
ンイン入力１・・１を、初段以外では１１１手段フｊｌ
ツブフロ・ソ゛７゛の出Ｊｌ　２４を選択し、Ｓ　Ｆ　
”ｒ’　Ｉ・０．Ｓｒ”１−２−０のときはインクリメ
ンタ７の出カニ２２を、ＳＦＴ’１　＝　Ｏ，５ＦＴ２
＝　１のときは自分自ｐｌ　（７）　フリップフロップ
出ノ）　２４をそれぞれ選択する。

すなわち、Ｓ　Ｆ’Ｔ’１　＝　１　、　ＳＦ′Ｖ２−
１のとき、外部スキＡ・ジイン入力１１　（ＳＩＮ）か
らのデータを第１Ｔ’ｉＡ’″第２−→第３のシフトレ
ジスタにスヘヤンインし、Ｓ　Ｆ？　ｉ”　１　＝　０
　、　ＳＩ−’　Ｔ゛２　＝＝　１７１７’）とき第２
のシフＩ〜し・デスタ４のスＡヤンアｒ’ｙ　ｔ・出力
１・１を第１のシフトレジスタ３にスニ￥ヤンインする
とともに、第２のシフ）・１２ジスタ・１にフィ・−ド
パ・ツクする。このとき第３のジフトトデスタは保持状
態である６、ＳＦｉ’ｌ＝０．Ｓｌ”Ｔ２０のとき第Ｘ
のシフトレジスタ３はノーマルオペレーションを、第２
．第３のシフＩ−１，デスタはその内容グ）インクリメ
ントを行う。

本実施例を用いて順序回路の試験を行なう方法を以１ζ
に示す。

ｈ４ず試験に先だっ゛Ｃ用意するデスＩ・バター〉は順
序回路１ノ）入力信号６ノ＼の印加入Ｊｊテ・−タ（［
１ヒツ１〜）ト、第１のシフｌ−Ｌメデスタ３へのスキ
ャンインデータ（ｋヒ・ソｌ−）とを１勺（１）バイナ
リデータとして小さいものから順にソートする。一般的
に全ての組み合わせを試験するためには２４ｆ４のテス
トサイクルを必要とするが、実際に故障検出のためのイ
Ｊ効テストパターンはその一部であり、従ってソー１−
　した語用の入力デスＩ・パターンは一部は連続したバ
イナリ−データとなり　・部はとひとびのバ・イナリー
デークとなる。本実施例を用いて試験を行なう場な入力
デス１〜パターンの中に連続したバイナリ−データがあ
るときには、その鼓初の入カバターンと、各人７１パタ
ーンに対応する順序回路用ｊ’ｊ　１６及びスキャンア
ラ）・データ１５の期待値パターンとを順次デスクのメ
モリに格納していく。第４図は木実１！例を用いた場合
の試験パターンの例を示す。

ナなわち、第４図において領域４１は連続するバイナリ
データ（このデータ（まｔ糸速する。上うにスＡヤジイ
ン岸１１了から入力さ〕する、二社に４へるσ）で１゛
天後スＳ−ｖジインデータと稀ず）の左！１０−７シー
タであり順序回路１　ｏ）人ｈ　（Ａ号数（Ｉ））と、
第１のシフトレジスタ３を構成するフ１ｊツー７°フ１
］・ソアのビ・ソｌ−数〈１（）の相のじツト数から成
る。領域、１　’、）、ｉ−１餡域・１１のパターン（
＋１）を組み＆仕回路２に印加したときの出Ｊｌ語用の
期待値であり出力ｆ１−号数（ｍ　）　（７１ビ・・ノ
ド数かＩ゛、なる３作域、・１Ｂは第１のユフトレジス
タ３のスＮｒンアウ）・データの１１１１待値であり１
＜ビ・ソトから成る７、ｔ”ｔ　ト’領域・１１のパタ
ーンと連続し−ｆ：：スキャンインデーダに＆、ｌ応１
−．　？：出力ｊｌｌ待６α領域＝１４．　、・１６・
・・とスＡヤンアウト期待値領域・＋５，４７・が続・
く。後Ｍｉする。ＦＯ，うにスキャンインう一一夕か連
続したハイリ゛リゾ−タのとき、先頭データに続くスＡ
−ヤンインデータは＋試験回路内のインクリメンタ７を
用いて牛１友さＪするｌ：め、テストパターンとし′ζ
は用邊；する必要はない。

本実施例による順序回路試験のシーゲシスはＩ゛ｌ、　
ｌ−の通りである。

ｍ　　５ＦＴＩ　−１，Ｓｌ？Ｔ２＝１とし、外部ス’
ｅ＋＞イン入ＪＪ１１（ｓＴＮ）から第］　ノ；フｌ−
レジスタ３と第２のシフトレジスタ４乃至第３のシフ１
ヘレジスタ５とに４Ｂ列に第４図領域４Ｉグ）先頭パタ
ーンデータをスキャンインする９０）第３のシフトレジ
スタ５の内容乃千゛第１のシフトレジスタ３０）内容を
組み合せ回路２に印加り１組みｈわせ回路出力１０を第
４　ＬＡ領域４２の出力データと１七中交ヂエツクする
。

■　順序回路１をノーマ／ｌモートでクロツクア■・バ
ンズするとともに、第２．第３のシフトレジスタ４およ
び５の内容をインクリメジ）・する。

■　８　Ｆ　Ｔ　ｌ　＝　Ｏ、Ｓ　Ｆ　Ｔ　２　＝　１
とし、第３のシフ１ヘレジスタ５の内容を保持し、な４
に態で第２のシフトしデスク４の内容を第１のシフｌ−
Ｌ、デスク３にスキャンインするとともに、第１のシフ
トレジスタ３のスキャンγウド出カ１５を第４図領域４
３のスキャンアラＩ・デ・−夕と比較ヂエックする。

このとき第２のシフ１ヘレジスタ４の内容は自分自身に
フィードバックされる。

以下Ｊｔ記（２１、（３＋　、■を繰り返えずことに、
１：って−１３一 連続Ｌ７なバイナリ・デ・−夕のＪλ験り目り能となる
。

次に実行すＩ＼きバイナリ　パターンデ・−タカインク
リメジＩへされｔこデータてないときは、１，１己巾か
ら再スターｌ−彰る６ 本実施例を用いた試験パターンは第・１図に示されるよ
）に、第３国の従来技術の試験パターンに比較して少な
いメモリ容すで格納出水る。

たとえば３サイクルの連続したバイナリパターンデータ
を実行する場ｈ、第３図に示ず従来技術では少なくとち
３　ｎ　−ｔ　３ｍ−１０にピッ１−のメモリ領域を必
要とするのに対し７、第・ＩＩ′￥１に示ずテストパタ
ーン′では、１　ｎ　＋３　ｍ　−Ｌ　４　ｋピッ１−
のメモリ領域で良い。鼓悪ケースで３ザイタルかとびと
びのベイ→−リパターンデータの場合てム、３ｎ）３（
Ｈ＋　６　ｋビ・ソＩ〜でよく里均的には従来技術より
少ないメモリ領域ですむ。

まｔ：本実施例では従来に比しスキャンイン、スキャン
アラ１〜に必要なタロツタ数が少なくて、しく、同一レ
ートで試験するとき、試験を高速化することが出来る。

本実施例は、１１１０序回路の外部に付加ぐることｔｌ
、１１１１′！序回路の一部として順序回路内に取り込
むことム■す能てＩＰ）る、又、り［７ツクアＩ’ハン
ス後の順序回路用Ｊ１１６の比較チェックも、名゛干の
イ・１加回路をｉＱ加することて容局に可能となる、１
発明の効用Ｉ Ｌ゛（ｌ説明したように本発明には、被試験）１１１序
回路に第２．第３のシフ（・レジスタ及びインクリメン
タを（１加することに、１：す、試験パターンを圧縮で
き、試験に必要なテスタのメモリ領域を′しなくでき試
験を高速化できろといら効果が１）る。

Ｎ面の簡明な説明 第１国は、本発明の一実施例を示ずｌ−Ｍ、第２図は、
第１図の試験回路の部分詳細１′刺、第３図は従＋例の
試験パターンの説明図、第・・１図は本実施例の試験パ
ターンの説明図である４、 １・・順序回路、２・・組み合わせ回路、３・・・第１
のシフｌ−１，テスタ、・１・・第２のシフトレジスタ
、５・・・第３のシフトレジスタ、７・・インクリメン
タ、８．０・・・ｊ５ぐ択回路。

２θ （圓　　　　ＣＬＫ （（ｉ）Ｌ′Ｌ″ 第　３図 ス千ヱンイシテ巳夕　　４ｆ （ｋセル）　　　　　へ ４７　本 田刀テ゛−タ０九ノ　　　　ト ス十イ＞？？）げ°　η　へ （ｋ） ｆｆ１７７デ゛′−夕と７にノ　　　　　　う≧ ヌｈンＴうｈデュタ　　　　　＼ （ｋ）　　　　４ Ｈゴ　ブｙｒ−一夕　どうＫＪ　　　　　　　　ささシ

Claims (1)

1. 【特許請求の範囲】 被試験順序回路内のスキャンパスを構成する第１のシフ
   トレジスタと、前記第１のシフトレジスタと同一ビット
   数を有する第２のシフトレジスタと、前記被試験順序回
   路の入力データと同一ビット数を有する第３のシフトレ
   ジスタと、外部から供給されるスキャンインデータを前
   記第１のシフトレジスタと縦続接続した前記第２および
   第３のシフトレジスタとに同時並列にスキャンインする
   第１のスキャンイン手段と、前記第３のシフトレジスタ
   の内容を前記被試験順序回路に入力データとしてロード
   する第１のロード手段と、縦続接続した前記第２および
   第３のシフトレジスタの内容を＋１し縦続接続した前記
   第２および第３のシフトレジスタにロードする第２のロ
   ード手段と、前記第３のシフトレジスタの内容と前記第
   ２のシフトレジスタの内容とを保持し前記第１のシフト
   レジスタの内容をスキャンアウトしこれにかえて前記第
   ２のシフトレジスタの内容をスキャンインする第２のス
   キャンイン手段とを含むことを用意し、前記第１のスキ
   ャンイン手段により外部からスキャンインデータを前記
   第１のシフトレジスタと縦続接続した前記第２および第
   ３のシフトレジスタとに同時並列にスキャンインする第
   １の工程と、前記第１のロード手段により前記第３のシ
   フトレジスタの内容を前記被試験順序回路に入力データ
   としてロードし前記被試験順序回路の出力データを検査
   する第２の工程と、 前記被試験順序回路をクロックアドバンスしかつ第２の
   ロード手段により縦続接続した前記第２および第３のシ
   フトレジスタの内容を＋１し縦続接続した前記第２およ
   び第３のシフトレジスタにロードする第３の工程と、 前記第２のスキャンイン手段により前記第３のシフトレ
   ジスタの内容と前記第２のシフトレジスタの内容とを保
   持し前記第１のシフトレジスタの内容をスキャンアウト
   して検査し該内容にかえて前記第２のシフトレジスタの
   内容をスキャンインする第４の工程を含み 試験に使用する相続くバイナリデータがバイナリ表示で
   連続するときには前記第１乃至第４の工程につづいて前
   記第２乃至第４の工程を繰返しバイナリ表示で連続しな
   いときには前記第１乃至第４の工程につづいて前記第１
   乃至第４の工程を繰り返して試験を行なうことを特徴と
   する順序回路の試験方法。