JPS6242333A - デユ−テイ補正回路 - Google Patents
デユ−テイ補正回路Info
- Publication number
- JPS6242333A JPS6242333A JP18131485A JP18131485A JPS6242333A JP S6242333 A JPS6242333 A JP S6242333A JP 18131485 A JP18131485 A JP 18131485A JP 18131485 A JP18131485 A JP 18131485A JP S6242333 A JPS6242333 A JP S6242333A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- recording area
- output
- duty
- delay
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Optical Recording Or Reproduction (AREA)
- Pulse Circuits (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はトラックアドレスを含むディジタル信号を光学
的に変調し、ディスクに記録するための記録装置におい
て、再生時の信号のデユーティ比が、記録領域の再生位
置に関係なく常に一定となるように、あらかじめそのデ
ィジタル信号のデユーティ比を補正して記録するだめの
デユーティ補正回路に関するものである。
的に変調し、ディスクに記録するための記録装置におい
て、再生時の信号のデユーティ比が、記録領域の再生位
置に関係なく常に一定となるように、あらかじめそのデ
ィジタル信号のデユーティ比を補正して記録するだめの
デユーティ補正回路に関するものである。
従来の技術
従来のデユーティ補正回路の構成を第４図に示す。第４
図においては、１は入力信号Ａに対し、力信号Ｂが入力
されているＡＮＤゲートである。
図においては、１は入力信号Ａに対し、力信号Ｂが入力
されているＡＮＤゲートである。
またＣはＡＮＤゲート２の出力信号である。第５図に第
４図の各信号Ａ〜Ｃのタイミングチャートを示す。第６
図かられかるようにＡＮＤゲート２の出力信号Ｃは原信
号Ａに対して、時間τだけデユーティが補正されている
。なお補正量τはディスクあるいは再生プレーヤの光学
式ピックアップの特性等によって実験的に決められる場
合が多い。
４図の各信号Ａ〜Ｃのタイミングチャートを示す。第６
図かられかるようにＡＮＤゲート２の出力信号Ｃは原信
号Ａに対して、時間τだけデユーティが補正されている
。なお補正量τはディスクあるいは再生プレーヤの光学
式ピックアップの特性等によって実験的に決められる場
合が多い。
またこの例ではデユーティを縮める例を示したが、デユ
ーティを広げる補正を要求される場合がある。
ーティを広げる補正を要求される場合がある。
この時はＡＮＤゲート２をＯＲゲートに換えれば実現で
きる。このときのタイミングチャートを第６図に示す。
きる。このときのタイミングチャートを第６図に示す。
発明が解決しようとする問題点
しかしながら、第４図に示す構成では、遅延素子１の遅
延時間が一定であるため、その補正量も一定となる。デ
ィスクに記録する信号のトラック数が少ない場合は、そ
の記録領域も狭くなるので、補正量が一定であっても、
再生時においてはその記録領域の外側と内側とでのデユ
ーティ比の差はないため、第４図に示す従来のデユーテ
ィ補正回路でちっても特に問題はない。ところが、ディ
スクに記録する信号のトラック数が多い場合は信号の記
録領域も広くなり、特に等角速度で記録する場合におい
ては、記録領域の外側と内側との記録密度に差が生じ、
その影響が再生時において外側と内側における再生信号
のデユーティ比の差となって現われる。従って第４図に
示すような従来構成によるデユーティ補正回路ではトラ
ック数の多い信号が記録されているディスク、即ち広い
範囲にわたって信号が記録されているディスクをいかな
る領域で再生してもその再生信号のデユーティ比を一定
とするには極めて不充分である。
延時間が一定であるため、その補正量も一定となる。デ
ィスクに記録する信号のトラック数が少ない場合は、そ
の記録領域も狭くなるので、補正量が一定であっても、
再生時においてはその記録領域の外側と内側とでのデユ
ーティ比の差はないため、第４図に示す従来のデユーテ
ィ補正回路でちっても特に問題はない。ところが、ディ
スクに記録する信号のトラック数が多い場合は信号の記
録領域も広くなり、特に等角速度で記録する場合におい
ては、記録領域の外側と内側との記録密度に差が生じ、
その影響が再生時において外側と内側における再生信号
のデユーティ比の差となって現われる。従って第４図に
示すような従来構成によるデユーティ補正回路ではトラ
ック数の多い信号が記録されているディスク、即ち広い
範囲にわたって信号が記録されているディスクをいかな
る領域で再生してもその再生信号のデユーティ比を一定
とするには極めて不充分である。
本発明は上記従来の欠点を解消するもので、記録トラッ
ク数の多いディスク、即ち広範囲にわたる記録領域を有
するディスクであっても、再生信号のデユーティ比を、
いかなる領域を再生した場合にも常に一定とするだめの
デユーティ補正回路を提供することを目的とする。
ク数の多いディスク、即ち広範囲にわたる記録領域を有
するディスクであっても、再生信号のデユーティ比を、
いかなる領域を再生した場合にも常に一定とするだめの
デユーティ補正回路を提供することを目的とする。
問題点を解決するための手段
上記問題点を解決するため本発明のデユーティ補正回路
は、被記録記号のトラックアドレス生成装置と、このト
ラックアドレス生成装置からの出力データによって記録
領域を選択する信号を発生する記録領域選択信号発生器
と、異なる遅延量を有する複数個の遅延素子と、前記記
録領域選択信号発生器の出力信号によって前記遅延素子
の出力信号の一つを選択するセレクタと、前記遅延素子
の入力信号と前記セレクタの出力信号とをゲートするゲ
ート回路を備えた構成としたものである。
は、被記録記号のトラックアドレス生成装置と、このト
ラックアドレス生成装置からの出力データによって記録
領域を選択する信号を発生する記録領域選択信号発生器
と、異なる遅延量を有する複数個の遅延素子と、前記記
録領域選択信号発生器の出力信号によって前記遅延素子
の出力信号の一つを選択するセレクタと、前記遅延素子
の入力信号と前記セレクタの出力信号とをゲートするゲ
ート回路を備えた構成としたものである。
作 用
上記構成において、被記録信号のトラックアドレス生成
装置の出力データによって記録領域選択信号発生器から
発生した信号により、セレクタに入力されている複数個
の遅延素子の出力信号の一つを選び出し、この選ばれた
信号と原信号との論理積あるいは論理和をとることによ
って、各々の信号記録領域で、異なる補正量を有する信
号を得る。
装置の出力データによって記録領域選択信号発生器から
発生した信号により、セレクタに入力されている複数個
の遅延素子の出力信号の一つを選び出し、この選ばれた
信号と原信号との論理積あるいは論理和をとることによ
って、各々の信号記録領域で、異なる補正量を有する信
号を得る。
実施例
以下、本発明の一実施例を第１図〜第３図に基づいて説
明する。
明する。
第１図は本発明の一実施例におけるデユーティ補正回路
のブロック図で、１１はディスクに記録する信号のなか
でトラックアドレスを生成するだめのトラックアドレス
生成装置、１２はディスクに記録するトラックアドレス
以外の信号ａとトラックアドレス生成装置１１の出力信
号すを加算し、原信号Ｃを作くるためのマルチプレクサ
、１３は１１のアドレス生成装置の出力信号すによって
記録領域を選択する信号を発生する記録領域選択信号発
生器、１４は原信号Ｃが入力されかつ遅延量τ１〜τ４
を有する遅延素子１５〜１８の出力信号ｄＮｑを選択す
るセレクタ、１９はセレクタ１４の出力信号ｉと原信号
Ｃの論理積を得るだめのＡＮＤゲートでちる。
のブロック図で、１１はディスクに記録する信号のなか
でトラックアドレスを生成するだめのトラックアドレス
生成装置、１２はディスクに記録するトラックアドレス
以外の信号ａとトラックアドレス生成装置１１の出力信
号すを加算し、原信号Ｃを作くるためのマルチプレクサ
、１３は１１のアドレス生成装置の出力信号すによって
記録領域を選択する信号を発生する記録領域選択信号発
生器、１４は原信号Ｃが入力されかつ遅延量τ１〜τ４
を有する遅延素子１５〜１８の出力信号ｄＮｑを選択す
るセレクタ、１９はセレクタ１４の出力信号ｉと原信号
Ｃの論理積を得るだめのＡＮＤゲートでちる。
以下、上記構成における作用について説明する。
第２図はｈ１〜ｈ４はトラックアドレス生成装置１１の
出力データｂ１即ち被記録信号のアドレス値によって記
録領域選択信号発生器１３の出力信号りが変化する様子
を示している。第２図において、ｈｌはアドレス値ｂｏ
からｂｌまで、ｈ２はｂｌからｂ２″！、で、ｈ３はｂ
２からｂ３−！で、ｈ４はｂ３からｂ４までｈｉｇｈレ
ベルの信号であり、このの ｈｉｇｈレベノ肖言号によって、第１図に示すセレクタ
１４を動作させる。即ち、第２図のｈｌ、ｈ２．ｈ３ｈ
４の信号によって、第１図のそれぞれの遅延素子１５〜
１８の出力信号ｄ、ｅ、ｆ、ｑが選択され第１図のセレ
クタ１４の出力信号ｉとなシ、信号ｉは原信号ＣとＡＮ
Ｄゲート１９によって論理積がとられ、出力信号ｊ１即
ちデユーティが遅延素子１５〜１８の有する遅延量τ１
〜τ４だけ補正された信号がアドレス値、ｂｏ−ｂｌ、
ｂ１〜ｂ２、ｂ２〜ｂ３．ｂ３〜ｂ４に対応して得られ
る。
出力データｂ１即ち被記録信号のアドレス値によって記
録領域選択信号発生器１３の出力信号りが変化する様子
を示している。第２図において、ｈｌはアドレス値ｂｏ
からｂｌまで、ｈ２はｂｌからｂ２″！、で、ｈ３はｂ
２からｂ３−！で、ｈ４はｂ３からｂ４までｈｉｇｈレ
ベルの信号であり、このの ｈｉｇｈレベノ肖言号によって、第１図に示すセレクタ
１４を動作させる。即ち、第２図のｈｌ、ｈ２．ｈ３ｈ
４の信号によって、第１図のそれぞれの遅延素子１５〜
１８の出力信号ｄ、ｅ、ｆ、ｑが選択され第１図のセレ
クタ１４の出力信号ｉとなシ、信号ｉは原信号ＣとＡＮ
Ｄゲート１９によって論理積がとられ、出力信号ｊ１即
ちデユーティが遅延素子１５〜１８の有する遅延量τ１
〜τ４だけ補正された信号がアドレス値、ｂｏ−ｂｌ、
ｂ１〜ｂ２、ｂ２〜ｂ３．ｂ３〜ｂ４に対応して得られ
る。
第３図に、第１図の遅延素子１５（遅延量τ１）の出力
信号ｄがセレクタ１４によって選択されたときの、原信
号Ｃ、セレクタ１４の出力信号ｉ（この場合はｄと同様
のもの）、ＡＮＤゲート１９の出力信号ｊのタイミング
チャートを示す。
信号ｄがセレクタ１４によって選択されたときの、原信
号Ｃ、セレクタ１４の出力信号ｉ（この場合はｄと同様
のもの）、ＡＮＤゲート１９の出力信号ｊのタイミング
チャートを示す。
同様にしてセレクタ１４によって、他の遅延素子１６〜
１８の出力信号ｅｘｇが選択され、セレ得られる。
１８の出力信号ｅｘｇが選択され、セレ得られる。
上記例では第１図のＡＮＤゲート１９を用いることによ
ってデユーティを縮める補正を示したが、ＡＮＤゲート
１９をＯＲゲートにかえることによってデユーティを広
げる補正も可能となる。
ってデユーティを縮める補正を示したが、ＡＮＤゲート
１９をＯＲゲートにかえることによってデユーティを広
げる補正も可能となる。
また本実施例では４段階にデユーティを補正する構成と
したが、この分解能は容易に拡張可能であ）、例えばｎ
段階でデユーティを補正したいときには異なる遅延量を
有する遅延素子をｎ個設け、記録領域選択信号発生器１
３をその出力信号が、トラックアドレス生成装置１１の
出力データによってｎ個の状態となるように設定してお
けばよい。
したが、この分解能は容易に拡張可能であ）、例えばｎ
段階でデユーティを補正したいときには異なる遅延量を
有する遅延素子をｎ個設け、記録領域選択信号発生器１
３をその出力信号が、トラックアドレス生成装置１１の
出力データによってｎ個の状態となるように設定してお
けばよい。
発明の詳細
な説明したように本発明によれば、トラックアドレス情
報を含む信号をディスクに記録する際に、トラックアド
レス生成装置の出力データに基づいて記録領域選択信号
発生器の動作によって任意の遅延素子の出力信号を選択
し、この信号と遅延素子を通過しない信号とのゲートに
よシ、記録の進行、即ちトラックアドレス生成装置の出
力データの変化にともなって連続的なデユーティの補正
が可能となり、そのデユーティ補正量はディスクに記録
される信号のトラックアドレスの値と対応づけることが
できる。
報を含む信号をディスクに記録する際に、トラックアド
レス生成装置の出力データに基づいて記録領域選択信号
発生器の動作によって任意の遅延素子の出力信号を選択
し、この信号と遅延素子を通過しない信号とのゲートに
よシ、記録の進行、即ちトラックアドレス生成装置の出
力データの変化にともなって連続的なデユーティの補正
が可能となり、そのデユーティ補正量はディスクに記録
される信号のトラックアドレスの値と対応づけることが
できる。
第１図は本発明の一実施例におけるデユーティ補正回路
のブロック図、第２図及び第３図は第１図の各部の信号
のタイミングチャート、第４図は従来のデユーティ補正
回路のブロック図、第５図及び第６図は第４図の各部の
信号のタイミングチャートである。 １１・・・・・・トラックアドレス生成装置、１２・・
・・・・マルチプレクサ、１３・・・・・・記録領域選
択信号発生器、１４・・・・・・セレクタ、１５〜１８
・・・・・・遅延素子、１９・・・・・・ＡＮＤゲート
。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第２
図 第３図 第４図 カ５図 第６図
のブロック図、第２図及び第３図は第１図の各部の信号
のタイミングチャート、第４図は従来のデユーティ補正
回路のブロック図、第５図及び第６図は第４図の各部の
信号のタイミングチャートである。 １１・・・・・・トラックアドレス生成装置、１２・・
・・・・マルチプレクサ、１３・・・・・・記録領域選
択信号発生器、１４・・・・・・セレクタ、１５〜１８
・・・・・・遅延素子、１９・・・・・・ＡＮＤゲート
。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第２
図 第３図 第４図 カ５図 第６図
Claims (1)
- 被記録情報に含まれるトラックアドレス情報を生成する
ためのトラックアドレス生成装置と、このトラックアド
レス生成装置の出力データによって記録領域を選択する
信号を出力する記録領域選択信号発生器と、異なる遅延
量を有する複数個の遅延素子と、前記記録領域選択信号
発生器の出力信号によって前記遅延素子の出力信号の一
つを選択するためのセレクタと、前記遅延素子の入力信
号と前記セレクタの出力信号とをゲートするゲート回路
とを備えたことを特徴とするデューティ補正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18131485A JPS6242333A (ja) | 1985-08-19 | 1985-08-19 | デユ−テイ補正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18131485A JPS6242333A (ja) | 1985-08-19 | 1985-08-19 | デユ−テイ補正回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6242333A true JPS6242333A (ja) | 1987-02-24 |
Family
ID=16098510
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18131485A Pending JPS6242333A (ja) | 1985-08-19 | 1985-08-19 | デユ−テイ補正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6242333A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63224514A (ja) * | 1987-03-13 | 1988-09-19 | Pioneer Electronic Corp | デユ−テイ制御回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59117739A (ja) * | 1982-12-24 | 1984-07-07 | Nec Corp | 光記憶装置 |
-
1985
- 1985-08-19 JP JP18131485A patent/JPS6242333A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59117739A (ja) * | 1982-12-24 | 1984-07-07 | Nec Corp | 光記憶装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63224514A (ja) * | 1987-03-13 | 1988-09-19 | Pioneer Electronic Corp | デユ−テイ制御回路 |
| JPH0770972B2 (ja) * | 1987-03-13 | 1995-07-31 | パイオニア株式会社 | デユ−テイ制御回路 |
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