JPS6240536A - ストア−ド・プログラム式デイジタル・コンピユ−タ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はス］・アート・プログラム式ディジタル・コン
ピュータ・システムに関するものである。

［従来の技術］ ストアード・プログラム式ディジタル・コンピュータ・
システムは、典型的にはデータ処理動作において用いら
れるインストラクション及びオペランドを記憶するアド
レス可能な中央メモリを備えている。このような形式の
中央メモリに対するアクセスには、中央メモリ・アドレ
スを符号化した信号を伝送するアドレス入力バスを用い
たプロトコルが採用されている。符号化されたアドレス
は、要求ラインに要求信号が送出されたときは、中央メ
モリに転送される。この要求信号によって、中央メモリ
はアドレスを受け取り、このアドレスにより指定された
ワードを出力として供給する。

更に、メモリが応答できる速度よりもメモリ要求が速く
発生するような場合に対処できるようにするために、応
答があるまでは、又は応答している間は、要求信号を伴
う各アドレスを一時記憶することができるアドレス・キ
ュー又はパイプ・ライン回路を採用することも可能であ
る。

また、このようなディジタル・コンピュータはインスト
ラクション及びオペランドの両者を記憶できる高速度バ
ッファ即ちキャッシュを採用することが多い。特定のイ
ンストラクション又はオペランドを度々又は頻繁に参照
する場合、及び特定のものをそれぞれ参照する間におい
て他のインストラクション又はオペランドを参照する回
数が余り多くない場合は、２つの理由から総合的な処−
理速度を実質的に増大さじることができる。その第１の
ものでは、比較的に遅いメモリに対する参照回数を減少
させることが可能であり、その第２のものでは、コンピ
ュータの種々の部分にそれぞれのインストラクション及
びオペランドを速やかに供給することができる。

本発明の目的はインストラクションを保持させることを
意図したバッファ・メモリを主に動作させることにある
が、このようなオペランドを修飾することができないと
いう理論的な根拠が存在しているわけではない。

中央メモリを用いてインストラクションを記憶し、これ
をインストラクション・ワード・バッファに転送する場
合は、中央メモリに供給される各インストラクション・
ワード・バッファのアドレスにより転送すると都合がよ
い。このインストラクション・ワード・バッファのアド
レスは読み出したインストラクション・ワードを記憶す
べきインストラクション・ワードの記憶位置を指定する
ものである。これらの中央メモリ・アドレス−がそれぞ
れアドレス・キュー即ちパイプラインに沿つ。

でシフトされると、これによりインストラクション・ワ
ード・バッファのアドレスをシフトさせてインストラク
ション・ワードを読み出し、インストラクション・ワー
ド・バッファの位置を識別して当該のインストラクショ
ン・ワードを記憶させる。

更に、このようなコンピュータにおいては、インストラ
クション・ワード・バッファからインストラクション・
プロセッサに個々のインストラクション・ワードを供給
して実行すると都合がよい。

インストラクションの実行を連続的に行なうために、各
インストラクション・ワードはいずれにしろ実行すべき
次のインストラクション・ワードの中央メモリ・アドレ
スを指定する。バッファ・アドレス制御は指定されたこ
のような中央メモリ・アドレスを受け取り、中央メモリ
・アドレスが割り付けられていないときは、中央メモリ
・アドレスにインストラクション・ワードパバツファ・
アドレスを割り付け、又は次のインストラクション・ワ
ード・バッファのアドレス用にインストラクション・ワ
ード・バッファのアドレスが既に中央メモリ・アドレス
に対して割り付けられているときは、このインストラク
ション・ワード・バッファのアドレス割り付けを決定す
る。最襖に、インストラクション・ワード・バッファが
満杯であり、バッファ・アドレスに対して前に中央メモ
リ・アドレスを割り付けていないときは、バッファ・ア
ドレス制御は現在中央メモリアドレスに割り付けられて
いるインストラクション・ワード・バッファのアドレス
を選択し、割り付けを新しい中央メモリ・アドレスへ変
更する。

インストラクション・ワード・バッファに繰り返して実
行される完全なインストラクション・ループが含まれて
いるときは、現在実行しているインストラクション・ワ
ードのために中央メモリを参照する必要がないので、第
１回目の後は処理を迅速に進めることができる。この期
間に現在実行しているインストラクションの後に実行さ
れると予想されるインストラクションが中央メモリから
要求されるならば、処理速度を更に高めることができる
。このようなルックアヘッド装Ｃはこの種のコンピュー
タには普通のことである。このようなコンピュータで実
行されるプログラムが正しく設計されているならば、大
抵のインストラクションのアドレスを実際に指定する前
に、ルックアヘッド装置にこれらのアドレスを予めフェ
ッチしているので、これらを実行する際に中央メモリか
ら要求されるインストラクションをほとんど待つことが
ないようにすることが可能である。

この他、これらの説明及び関連した考察は、次の文献、
即ち米国特許第３．９２８．８５７号、第４，１１０．
８２２号、第３．５７３，８５４号、第３．７３６．５
７６号及び第３．６９９゜５３５号に示されている。特
に、第３．９２８゜８５７号は以下に説明する本発明に
最も近い技術と思われる。

［発明の概要］ 特定の中央メモリ・アドレスに第１の参照が読み出し要
求を発生し、この第１の読み出し要求に応答する前に第
２の参照が続いたときは、中央メモリからインストラク
ション・ワードを要求する効率を低下させる問題が発生
する。このようなことは前述のルックアヘッドを備えた
コンピュータに発生することがあり、この場合には、前
述のルックアヘッド装置がインタラブドされたときに、
現在実行中のインストラクション・ワードよりも更に先
にインストラクション・シーケンスを進めている個々の
インストラクション・ワードが中央メモリから再要求さ
れる恐れがある。また、このようなことは、共有バッフ
ァ・メモリの同一のインストラクションを各プロセッサ
が実行する恐れのある多重プロセッサ構成のときにも発
生し得る。

場合によってはこのようなことが度々発生して、中央メ
モリの応答をかなり遅延させ、従ってインストラクショ
ンの実行を遅延させるので、−・つの中央メモリ・アド
レスに対し、前述のような第２以下の参照により更に要
求を発生させるのを防止すると都合がよい。本発明は、
中央メモリ・アドレスに割り付けられ、中央メモリに対
する各要求を決定するインストラクション・ワード・バ
ッファ・アドレスを用いることにより、このような多重
要求を防止する機構に関するものである。複数のメモリ
位置を有する書き込み有効メモリが設けられ、各メモリ
位置はステータス・ワードを記憶すると共に、インスト
ラクション・ワード・バッファのアドレスに関係付けら
れる。両メモリは例えば同一のアドレス値により関連付
けた同一のアドレス・セットを用いる。中央メモリに要
求を送出して特定のインストラクション・ワード・バッ
ファ・アドレスを読み出したり、設定するときは、書き
込み有効メモリに関連するアドレス位置を第２の値に設
定する。バッファ・アドレス割り付け手段が中央メモリ
・アドレスの割り付けをインストラクション・ワード・
バッファ・アドレスに変更する度に、書き込み有効メモ
リ内に対応するステータス・ワードは第１の値に設定さ
れる。中央メモリ・アドレスをアドレス・キュー即ちパ
イプラインに送出したときは、この第１の値は再び第２
の値に変更される。

次に、当該の中央メモリ・アドレスを参照すると、バッ
ファ・アドレス割り付け手段は前に行なった当該中央メ
モリ・アドレスのインストラクション・ワード・バッフ
ァ・アドレスの割り付けを検出する。書き込み有効メモ
リの番地に関連するインストラクション・ワード・バッ
ファ・アドレスは、書き込み有効メモリを読み出し、ス
テータス・ワードを供給して中央メモリに対する要求を
ディセーブルするのに用いられる。

従って、本発明の目的の一つは、処理の部分をなすコン
ピュータの処理速度を増加することにある。

本発明の他の目的は、このような中央メモリを効率よく
動作させるために必要とするアドレス・キューの長さを
減少させることにある。

本発明の更に他の目的は、このような中央メモリに必要
とする参照の総回数を減少させることにある。

［実施例］ 第１図及び第２図に示されている本発明を説明するに当
り、ある場合では第１図及び第２図が個個の要素の動作
のタイミングを明確に示すものではないを理解すべきで
ある。このような場合のタイミングは、当該の分野にお
いて通常に盲熟する者にとって推測し得るものである。

不確実な、即ち不確定のタイミング関係は明確に表示、
即ち定義されているものとする。第１図及び第２図に示
す各信号路は一つの制御信号を伝送するもの、又は典型
的なものとして一つのアドレス又はメモリ位置の内容で
ある多数の並列ビットを伝送するものとすることができ
る。第１図及び第２図において、個々の機能ブロックは
、ブロックに書き込まれ、かつこれを説明している機能
を実行するように協動する多数の固有のロジック回路を
典型的に表わすものである。Ｉｌｌ　ｍ信号は、通常、
論理０及び論理１の値、又は所定の関係にある第１及び
第２の値を有するものとして定義されており、この第１
及び第２の値は以下本明細書により明らかにされている
。更に、いくつかのデータ信号の大部分に対して制御信
号の意味付けをしており、特定のデータ信号の入力によ
って機能ブロックに朋待されている動作をする。実際の
設計においては、ブロックの機能を開始させる信号に対
し、例えば独立したグー１−信号即ちクロック信号が設
けられている。これらのものは、通常、本発明及びその
動作を不明確にしないように、その詳細な説明が省略さ
れている。

第１図を先ず参照するに、書き込み有効メモリ２９を含
むディジタル・コンピュータ装置の概要ブロック図が示
されている。本装置において書き込み有効メモリ２９は
ＡＮＤゲート３０と共に本発明の中心をなすものである
。中央メモリ１５はアドレス指定可能な位置に各インス
トラクション・ワードを記憶する。最終的に、中央メモ
リ１５は、所望の中央メモリ・アドレスがデータ線２５
の信号に符号化され、要求信号が゛データ線２７に送出
されたときに、データ［１１６の信号に符号化したイン
ストラクション・ワードを出力する。

（データ線１６及び１７は多重信号を表わし、データ線
２７は１制御ビットを表わすことに注−意すること）。

要求信号がデータ線２７に出力されると、データ線゛２
５上の中央メモリ・アドレスが中央メモリ１５に受け取
られ、中央メモリ１５内のアドレス・キュー、即ちパイ
プラインに送出される。このようなディジタル・コンピ
ュータ・メモリは当該の分野に習熟する者が容易に設計
するものであり、これについてこれ以上の説明は必要で
はない。このようなアドレス・キュー即ちパイプライン
に置かれたアドレスが最も古く残るものとなるまで、こ
れがアドレス・キュー即ちパイプラインにより逐次シフ
トされ、この時点でアドレス・キュー即ちパイプライン
により指定された中央メモリ・アドレスのデータが読み
出され、読み出されたインストラクションや、その他の
データがデータ線１６の信号に符号化されることは、理
解される。本発明では、中央メモリ１５内のアドレス・
キューを得るのが便利である。各中央メモリ・アドレス
を保持する付加的な機能がインストラクション・ワード
・バッファ（ＩＷＢ）ロード・アドレスも同じようにア
ドレス指定をする。このＩＷ［３０−ド・アドレスはデ
ータ線２５上の中央メモリ（ＣＭ）アドレスと並行して
得られる線２４の信号である。インストラクション・ワ
ード・バッファ・アドレスはデータ線１７の信号に置か
れると同時に、これに関連するインストラクションを符
号化し、データ１１１６に送出する。最後に、中央メモ
リ１５もアドレス・キューが所定数の中央メモリ・アド
レスを有するとき、即ちこれにより満たされているとき
は、第１の値を有するビジー信号を［１２８に発生し、
そうでないときは第２の値を有するビジー信号を発生す
る。実行されるべき一連のインストラクションは中央メ
モリ１５に予め記憶されているものとする。これらのイ
ンストラクションが中央メモリ１５にどのように配置さ
れるかは、本発明には関係ない。ここで、このようなア
ドレス・キュー又はパイプラインに配置されたアドレス
は、最後に未だ残っている最も古いものとなるまで、キ
ュー即ちパイプラインを介して逐次シフトされ、その時
点でこのアドレスにより指定された中央メモリ１５の位
置にあるデータが読み出され、これに含まれているイン
ストラクション又は他のデータがデータ線１６の信号に
符号化されることが理解される。本発明では、各中央メ
モリ・アドレスと共に搬送される付加的な１ｌｆｌｌｌ
を有す中央メモリ１５内のアドレス・キュー、及びイン
ストラクション・ワード・バッファ（ＩＷＢ）アドレス
を備えるのが都合がよく、このＩＷＢアドレスは線２５
の中央メモリ・アドレスと同時的にデータ線２４の信号
から得られる。

ＩＷＢアドレスは線１７の信号に配Ｗ１され、これと同
時にこれに関連するインストラクションが符号化されて
データｌ１１１６上に配置される。最後に、中央メモリ
１５は、アドレス・キューが所定の数の中央メモリ・ア
ドレスを有し、即ち満たされたときは、第１の値を有す
るビジー信号を線２８に発生し、それ以外のときは第２
の値を有するビジー信号を発生する。実行すべきシーフ
ェンスのインストラクションは予め中央メモリ１５に存
在していると仮定している。どのようにしてこれらのイ
ンストラクションが中央メモリ１５に配置されるかは、
本発明の説明には関係のないことである。

インストラクション・ワード・バッファ１８は各要求信
号に対してデータ線１６の信号に符号化されているイン
ストラクション・ワードと、これに関連され、データ１
１１７の信号に符号化されているインストラクション・
ワード・バッファ（ＩＷＢ）アドレスとからなる中央メ
モリ信号を受け取り、これらに応答してデータ線１７の
ＩＷＢアドレスにより指定される番地にインストラクシ
ョン・ワードを記憶する。また、インストラクション・
ワード・バッファ１８は各ＩＷＢメモリ位置に関連して
読み出し有効インディケータ（１ビツトのものでもよい
）も備えている。各読み出し有効インディケータは第１
及び第２の値を有する。インストラクション・ワードが
インストラクション・ワード・バッファ１８のメモリ位
置にロードされる度に、関連する読み出し有効インディ
ケータがその第２の値にセットされる。これが第１の値
にどのようにセットされるかについて簡単に説明しよう
。

１ａ３３の信号に符号化されているＩＷＢは、インスト
ラクション・ワード・バッファ１８のメモリ位置を指定
して、当該のメモリ位置のインストラクション・ワード
を線１９のインストラクション・ワードに符号化させ、
かつこれに１１１１連する読み出し有効インディケータ
を線３１の読み出し有効ステータス信号に符号化させる
。特定のＩＷ８番地の読み出し有効インディケータ・ス
テータスは、クリアされる、即ち線２３の信号にＩＷＢ
アドレスを配置することによりその第１の値にセットさ
れる。これによってクリアされたステータスは、ｌ！１
９の関連するインストラクション・ワードと共に、線３
１に直ちに得られるものと見做すことができる。本発明
に関連する好ましい実施例においては、綜２３上を転送
されるアドレスは、逐次的な−グループのＩＷ８アドレ
スを指定することができ、この場合は指定された全ての
番地はその第１の値に設定される。

インストラクション・プロセッサ２０はデータ１１１９
上の信号に符号化されたインストラクション・ワード・
バッファ１８からの固有のインストラクション・ワード
を受け取る。各インストラクション・ワードは関連する
読み出し有効インディケータ・ステータスを符号化した
線３１の信号を付随させている。各インストラクション
・プロセッサ２０は、付随させている読み出し有効イン
ディケータがセット値である第２の値にあるとき、即ち
クリアされていないときにのみ、固有のインストラクシ
ョン・ワードを実行する。、Ｍみ出し有効インディケー
タが第１の値、即ちクリアされた値のときは、インスト
ラクション・プロセッサ２０は一時的にインストラクシ
ョン・ワードの実行を停止する。

本発明の目的において注目すべき重要なことは、インス
トラクション・ワードをそれぞれ各実行することにより
、インストラクション・プロセッサ２０が明白に、又は
暗黙の内に次のインストラクション・ワードの番地を指
定する他の中央メモリ・アドレスの参照を更に発生する
ことである。これを更に具体的にすると、よく知られて
いることであるが、例えば逐次的な次のアドレスを決定
するためにアドレス（メモリの最終番地を除く）に定数
（通常は１）を加えることが可能な、連続する逐次的な
中央メモリ・アドレスにインストラクション・ワードを
配列する。分岐を指定するインストラクション・ワード
は、実行すべき次のインストラクション・ワードの番地
を特定して決定する。他のインストラクション・ワード
は、シーフェンス上、次に来るアドレスの位置に基づい
ているので、次のインストラクション・ワードを暗黙の
内に決定する。インタラブド又はブレーク・ポイント・
オペレーションに基づく特殊な目的のアドレス設定は、
特殊な場合として取り扱うことができるので、ここで説
明を要するものではない。

インストラクション・プロセッサ２０は画形式のアドレ
スを内部的に生成し、それぞれ現在インストラクション
・ワード信号により決定された中央メモリ・アドレスを
新しい中央メモリ・アドレスの線２１に送出する。大抵
の場合、インストラクション・プロセッサ２０は、この
形式の各インストラクションのために増加されて次のイ
ンストラクションを暗黙の内に決定し、また指定された
インストラクションへの分岐インストラクションによっ
てリセットされる内部カウンタを単に保持するだけであ
る。

バッファ・アドレス指定ＩＩＪＩｌ１部２２は中央メモ
リ・アドレス線２１の信号により各中央メモリ・アドレ
スを受け取る。また、バッファ・アドレス指定制御部２
２は多数の異なる機能を内部で実行し、必要に応じてＩ
ＷＢアドレスの割り付け及び関連付けを行なう。バッフ
ァ・アドレス指定制御部２２は中央メモリ・アドレスに
対する固有のＩＷＢアドレスの割り付けを記録する内部
アドレス・テーブルを保持している。バッファ・アドレ
ス指定制御部２２は、新しい中央メモリ・アドレスを中
央メモリ・アドレス線２１を介して受け取る度に、その
アドレス・テーブルを検索してこれにＩＷ８アドレスが
割り付けられているかについて判断をづ“る。

ＩＷＢアドレスが今回量は取った中央メモリ・アドレス
に割り付けられていないときは、バッファ・アドレス指
定υＪａｉ１部２２は中央メモリ・アドレスにＩＷＢア
ドレスを割り付け、この割り付けをアドレス・テーブル
に記録する。これには他のある中央メモリ・アドレスか
ら選択したＩＷＢアドレスを再割り付けすることが含ま
れているので、この割り付けをした後は、インストラク
ション・ワード・バッファ１８における当該番地に記憶
されているインストラクション・ワードが無効となる。

従って、当該番地に対する読み出し有効インディケータ
はクリアされなければならないが、これは線２３の信号
に再割り付けされた１又は複数のＩＷＢアドレスを送出
することにより達成される。この信号は、インストラク
ション・ワード・バッファ１８に入力され、先に述べた
ようにインストラクション・ワード・バッファ１８は当
該アドレスに関連する読み出し有効インディケータをそ
の第１の値即ちクリアされた状態にセットさせる。この
中央メモリ・アドレスに割り付けられた新しいＩＷＢア
ドレスは線３３の信号にも配列されるが、このＩＷＢア
ドレスの読み出し有効ステータスがクリアされているの
で、インストラクション・プロセッサ２０はアドレス指
定された番地に記憶されているインストラクション・ワ
ードの実行が一時禁止される。

ＩＷＢアドレスの再割り付けをする度に、古いインスト
ラクション・ワードの問題のＩＷＢアドレスが再割り付
けされている中央メモリ・アドレス位置のものに置換す
る必要がある。これは線２５の信号に新しい中央メモリ
・アドレスを配置すると共に、線２４の信号に割り付け
られたＩＷＢアドレスにより一部達成される。次に、書
き込み有効メモリ２９及び中央メモリ１５は協動し、最
終的に中央メモリ１５の当該アドレス番地からインスト
ラクション・ワードを得る。

書き込み有効メモリ２９は線２３のクリア有効信号も受
け取る。インストラクション・ワード・バッファ１８は
インストラクション・ワード・バッファ１８内の読み出
し有効メモリと同一であり、これにはＩＷＢアドレスに
よりそれぞれアドレス指定可能な多数のメモリ番地があ
り、それぞれり′リアされてステータスをセットさせる
ことに対応した少なくとも第１及び第２のインディケー
タ値を記憶することができる。書き込み有効メモリ２９
は、クリア有効アドレス信号を線２３を介して受け取る
と、クリア有効アドレス信号によりアドレス指定された
書き込み有効メモリ２９内の１又は複数の位置を第１の
値即ちクリア状態に設定する。書き込み有効メモリ２９
は線２６を介し、アドレスを線２４の信号に符号化して
いる書ぎ込み有効メモリ・インディケータのセット又は
クリアされたステータスも供給する。更に、データ線２
７のセット信号により、線２４のＩＷＢアドレスにより
アドレスされた個々のインディケータを第２の値即ちセ
ット値にセットすることができる。

その後、線２３を介して書き込み有効メモリ２９へこの
アドレスを指定する他のクリア信号が送出されるまでは
、このアドレスを線２４の信号に符号化する度に、線２
６の書き込み有効ステータス信号の値は第２の値となる
。

ｆｉ１２６の書き込み有効信号はＡＮＤゲート３０の第
１の入力を形成する。ＡＮＤゲート３０は、１２６に第
１の値が存在し、かつ線２８に第２の値が存在するとき
は、ＡＮＤゲート３０から線２７に対する出力が第２の
値となり、それ以外のときは第１の値となるように設計
されている。想起されるように、アドレス・キュー即ち
バイブラインが要求を受け付けることができないときは
、線２８を介して転送されるビジー信号は第１の値に設
定され、そうでないときはその第２の値に設定される。

従って、アドレス・キューが他のアドレスを受け取付け
る余地ができるまで、要求を遅延させる手段が得られる
。ＡＮＤゲート３０の肉入力が満足するものとなったと
きは、線２７上に生成された要求信号によって、中央メ
モリ１５はＩＷＢアドレスを線２４に、また中央メモリ
・アドレスを線２５に一緒にアドレス・キューにして送
出する。従って、インストラクション・プロセッサ２０
が必要とするインス］・ラクション・ワードは、結局イ
ンストラクション・ワード・バーツファ１８に記憶され
る。

要求アドレスがアドレス・キューによって進行し、所望
のインストラクション・ワードが最終的にデータ線１９
の信号に符号化されるまで、次のインストラクションの
処理を遅延しなければならないことは明らかであるが、
これはこの実施例のものではない。本発明は、インスト
ラクション・ワード・ルックアヘッドが存在する場合に
用いられることを意図している。従って、インストラク
ション・プロセッサ２０がインストラクション・ワード
を必要とするより前に、実質的にインストラクション・
ワードを要求することができる。典型的なコンピュータ
・プログラムには、次のインストラクションの処理を開
始する前に、特定のシーフェンスのインストラクション
を多数回実行する頻繁なループの挿入処理が含まれてい
る。今回のループにおいて、特定のループが完了した後
に実行可能な固有のインストラクション・ワードを中央
メモリ１５から読み出し、インストラクション・ワード
・バッファ１８にセットすることができるので、中央メ
モリ１５からの応答を持つことなく、これらのインスト
ラクション・ワードを実行することができる。従って、
典型的なルックアヘッド機能はシーフェンスで続いてい
るインストラクション・ワードが後で実行されるべきの
ちのであると単純に仮定するので、本質的に、通常のイ
ンストラクション・ワードが中央メモリ１５内で連続す
るアドレスを占めるものとなる。

第１図において、これをルックアヘッド機能を有するバ
ッファ・アドレス指定制御部２２により達成することが
できる。最も簡単な形式の場合、この手段は単に中央メ
モリ・アドレス線２１を介して受け取る新しい各中央メ
モリ・アドレスを増加させ、連続する次の中央メモリ・
アドレスを指定する手段となる。この手段は、例えば新
しい中央メモリ・アドレスを記憶し、線２４のＩＷＢア
ドレスと、線２５の中央メモリ・アドレスとの供給が可
能な内部レジスタを設けることにより達成することがで
きる。線２４を介してアドレスが入力される書き込み有
効メモリ２９のインディケータが第２の値となる度に、
内部のルックアヘッド・カウンタを次の中央メモリ・ア
ドレスに進める。

アドレス割り付けテーブルを検索して、ＩＷＢアドレス
がこの新しいメモリ・アドレスに割り付けられているか
について調べる。イエスであり、かつこれに関連する書
き込み有効インディケータが第２の値であるときは、中
央メモリ・アドレスを再び増加させて、テストを繰り返
すことができる。

ノーのときは、前述のように、これに新しいＩＷＢアド
レスを割り付けてこれに関連するｎｌき込み有効インデ
ィケータをクリアし、中央メモリ・アドレスを有するイ
ンストラクション・ワードに対する要求をアドレス・キ
ューに配列する。

更に、バッファ・アドレス指定制御部２２は線２６に占
き込み有効ステータス信号を入力して中央メモリ１５に
対する不必要な読み出し要求を禁止している。このよう
なことは、例えばＩＷＢアドレスの１ブロツクが同時に
再割り付けされ、アドレス・キューに配列した新しいイ
ンストラクション・ワードに対して再割り付けした全て
のアドレス番地が要求を出す前に、プログラムがループ
又は分岐をする場合に発生することがある。このような
ことは他の状況でもあり得る。このような場合は、書ぎ
込み有効機構を除き、インストラクション・ワード・バ
ッファ１８の読み出し有効メモリのみが記憶しているイ
ンストラクション・ワードを要求する必要があるかにつ
いての表示をしており、まだ応答していないものを除き
、アドレス要求がアドレス・キューに配列された条件を
検出することはできない。個々のインディケータのステ
ータスは、占き込み有効メモリ２９を用いることにより
、アドレス・キューにおける要求の存在を検出する手段
となる。線２６のインディケータ・ステータス信号は、
記憶しているＩＷＢアドレスを含むこれ以上の要求がア
ドレス・キューに配列されるのを阻止する。

各要求が固有のＩＷＢアドレスを含み、かつその要求が
アドレス・キューに受【プ付けられたときは、書き込み
有効メモリ２９において対応するインディケータをセッ
トし、線２６上の符号化−されたステータス信号によっ
てバッファ・アドレス指定制御部２２のルックアヘッド
・レジスタに記憶されている中央メモリ・アドレスも直
ちに増加する基準となる。ルックアヘッド・アドレスが
要求していないワード番地に達すると、現在アドレスの
インストラクション・ワードに対する要求が中央メモリ
１５により受け付けられるまで、線２６上を転送される
ステータスはバッファ・アドレス指定制御部２２がルッ
クアヘッド・アドレスを増加するのを停止させる。

以上の説明は全て多少要約化したものであり、バッファ
・アドレス指定制御部２２の各要素は明確に定義されて
いない。以下で説明する第２図は１、ｍき込み有効メモ
リ機構を最適に用いるようにブロックＩＷＢアドレスの
再割り付け及びルックアヘッドのアドレス指定に関連さ
せた更に具体的な実施例である。第１図に関する次の説
明はこの実施例の動作を更に明確にするものである。

第１図により形成された装置の動作を説明するために、
一連のプログラム・ワードからなるプログラムが中央メ
モリ１５に記憶されているものと仮定し、かつ分岐イン
ストラクションを実行して線２１の信号に先頭インスト
ラクション・ワードを指定する中央メモリ・アドレスを
設定しているものと仮定する。この中央メモリ・アドレ
スの初期値は以上で説明したように、Ｗ８アドレスが割
り付けられていない中央メモリ・アドレスとして、バッ
ファ・アドレス指定制御部２２により処理されるものと
仮定する。従って、バッファ・アドレス指定制御部２２
は中央メモリ・アドレスの初期値にＩＷＢアドレスを割
り付ける。ＩＷＢアドレスの新しい割り付けがあると、
今割り付けたＩＷＢアドレスを有する書き込み及び読み
出し有効インディケータは、Ｆｉ１２３にＩＷＢアドレ
スを設定することによりクリアされる。同時に、ＩＷＢ
アドレスを線３３に送出してインストラクション・・プ
ロセッサ２０が最初のインストラクション・ワードを受
け取るインストラクション・ワード・バッファ１８の番
地を指定する。次いで、中央メモリ・アドレスは線２５
に送出される。中央メモリ・アドレスは内部のルックア
ヘッド・レジスタにもロードされ、これからＩＷ８０−
ド・アドレスの線２４に送出される。線２４のＩＷＢロ
ード・アドレスによりアドレス指定された磨き込み有効
メモリ２９内のクリア書き込み有効インディゲータは、
第１の状態にあるインディケータの値を線２６に送出し
、ＡＮＤゲート３０の第１人力を満足させる。アドレス
・キューが満足されているために中央メモリ１５が線２
８に第２の値のビジー信号を出力すると仮定すると、Ａ
ＮＤゲ−ト３０の第２人力も満足され、要求信号が線２
７を介して中央メモリ１５に送出される。この要求信号
により線２４のＩＷＢロード・アドレス及び線２５の中
央メモリ・アドレスが中央メモリ１５におけるアドレス
・キューに登録される。この要求信号は更に線２７を介
し、書き込み有効メモリ２９に対するセット信号ともな
り、これによって線２４のロード・アドレスに対応する
書き込み有効インディケータをセットさせ、線２６の占
き込み有効ステータス信号を第２の値に変化させる。

これによって、バッファ・アドレス指定制御部２２は内
部ルックアヘッド・レジスタの中央メモリ・アドレスを
増加させるように指令され、１ｉ１２５の信号に新しい
中央メモリ・アドレスを設定させる。　バッファ・アド
レス指定制御部２２はその内部アドレス・テーブルを検
索し、ＩＷＢアドレスがこの新しい中央メモリ・アドレ
スに割り付けられているかについて判断をする。先ず書
き込み有効メモリ機構の使用を正当化するように、ブロ
ック単位で割り付けを行なうと仮定しているので、通常
の場合、ＩＷＢアドレスは既に割り付けられている。い
ずれにしろ（線２１の信号により指定されている新しい
中央メモリ・アドレスのみがＩＷＢ実行アドレスを線を
３３に送出させるので）、線２４にのみ新しいＩＷＢア
ドレスを送出し、増加された中央メモリ・アドレスが線
２５の信号に符号化される。もし、ＩＷＢアドレスの新
しい割り付けが実行されなかったときは、クリア有効信
号はＩＱ２３に送出されない。前に概要を示したような
手順によって、線２４のＩＷＢアドレスにより指定され
たアドレスのインストラクション・ワード・バッファ１
８に第２のインス１−ラクション・ワードをロードさせ
る。同様に、ＷＡ２６のＩＷＢアドレスによりアドレス
指定されたインディケータがセットされたときは、最終
的に新しい書き込み有効ステータス信号が線２６上に送
出されるので、内部ルックアヘッド・レジスタに記憶さ
れている中央メモリ・アドレスを再度増加させる。

分岐又は他のインストラクションによりシーフェンスを
外れた中央メモリ・アドレスを線２１に送出するまで、
この処理は継続する。指定された折しい中央メモリ・ア
ドレスがインストラクション・ワード・バッファ１８に
既にロードされていると仮定する。この場合に、割り付
けテーブルがバッファ・アドレス指定制御部２２により
検索されたときは、この割り付けが検出され、適当なＩ
ＷＢアドレスが線３３の信号に送出される。線３３のＩ
ＷＢアドレスにより指定された番地にインストラクショ
ンが既にロードしているものと仮定しているので、関連
の読み出し有効インディケータは第２の値、即ちセット
値にあり、従ってインストラクション・プロセッサ２０
は直ちにインストラクション・ワードの処理を開始する
ことができる。これは大抵のインストラクション・ワー
ドを実行するときの典型的な状態であると予測され、か
つインストラクション・ワードがインストラクション・
ワード・バッファ１８に既に存在するので、バッファ・
アドレス指定制御部２２は割り付けテーブルを検索する
だけで良く、線３３に正しいＩＷＢアドレスを送出する
。通常、現在実行しているインストラクションのアドレ
スから少し増加させた所で連続するインス１−ラクショ
ンに次に実行すべきインストラクションが存在し、又は
これが新たに実行されたので、インストラクション・ワ
ード・バッファ１８に未だ存在する。特定のプログラム
において、インストラクション・プロセッサ２０が前に
実行したインストラクションよりも少し大きなアドレス
を有するメモリ位置に記憶しているインストラクション
を実行する度に、大抵の場合、ルックアヘッド機能は次
のインストラクション・ワードを既にインストラクショ
ン・ワード・バッファ１８にロードしているか、又はこ
れらの要求を中央メモリ１５のアドレス・キューに出し
ていなければならない。特定のループが何゛回も反復さ
れたときは、書ぎ込み有効メモリ機構は既に要求された
が、未だインストラクション・ワード・バッファ１８に
ロードされていないインストラクション・ワードに対す
る冗長な要求を禁止する。従って、中央メモリ１５に対
する要求をかなり少なくすることができる。中央メモリ
１５がデータ・ワード要求やインストラクション・ワー
ド要求があるとビジーとなるので、中央メモリ要求が殆
どなくなり、総合的な実行が更に速くなる。

次に第２図を参照するに、この発明の好ましい実施例が
特定のディジタル・コンピュータ設計の詳細なブロック
図に示されている。先に述べたように、インストラクシ
ョン・ルックアヘッド機能は、ブロックＩＷＢアドレス
の割り付けとの関連において、書き込み有効メモリの使
用を許可することにより、中央メモリに対するインスト
ラクション・ワード要求を管理する。ここでの説明は、
実行すべきインストラクションを含む中央メモリ５９か
ら開始するのが好都合である。中央メモリ５９は、第１
図において先に述べた中央メモリ１５に非常に似ており
、アドレス・キュー即ちパイプライン機能を備えている
。線４３の信号に符号化されている中央メモリ・アドレ
ス、及び線６２の信号に符号化されているブロック数は
、中央メモリ５９に入力される。線６２のブロック数は
インストラクション・ワード・バッファ（ＩＷＢ）アド
レスの上位部分を形成する。この実施例において、線４
３の中央メモリ・アドレスにおける所定番号の下位ビッ
トはＩＷＢアドレスの対応する番号の下位ビットを形成
し、そのブロック数はこれに連結されて完全なＩＷＢア
ドレスを形成している。線６１に要求信号を送出したと
きは、中央メモリ５９は線４３上に符号化されている中
央メｐす・アドレスを入力して線６２の信号にお−ける
ブロック番号をそのアドレス・キューに割り付け′る。

第１図の装置のように、このアドレス・キューは所定の
長さを有し、一杯になっていないときは、論理１の信号
をＢＵＳＹ信号の線５８に送出して、他のアドレスをア
ドレス・キューに登録可能なこと、即ちアドレス・キュ
ーは「ビジーではない」ことを表わしている。線４３の
信号に符号化されているアドレス位置のインストラクシ
ョン・ワードは、線６７に送出される中央メモリの信号
の一部として符号化される。線６２の信号に符号化され
ているブロック番号は、線４３に符号化されている中央
メモリ・アドレスの下位ビットに連結され、また線６６
の中央メモリ信号の残部として符号化されることにより
インストラクションを記憶する完全なＩＷＢアドレス位
置を形成する。

ｒＷＢアドレスはインストラクション・ワード・バッフ
ァ６８のロード（ＬＤ）アドレス入力に印加される。次
に、線６７の信号に符号化されているインストラクショ
ンは線６６を転送されるインストラクション・ワード・
バッファ６８のＩＷＢアドレス位置に記憶される。イン
ストラクション・ワード・バッファ６８は例えば超高速
度の半導体メモリであり、これには指定されたメモリ番
地に対する線６７上で符号化されたインストラクション
の線が得られるように、線６６のＩＷＢアドレス信号に
より付勢されるゲート回路網が含まれている。

独立している読み出し有効メモリ６５は、符号化されて
いる線６６のＩＷＢアドレスをそのＳＥＴ端子に入力し
ている。この実施例では、読み出し有効メモリ６５に一
組のアドレス可能な１ビツト・レジスタ、即ち複数の７
リツプ・７０ツブが備えられており、これらの７リツプ
・フロップはそれぞれインストラクション・ワード・バ
ッファ６８のアドレスにより指定可能なので、各読み出
し有効メモリ６５のアドレスとインストラクション・ワ
ード・バッファ６８のアドレスとの間に完全な１対１の
対応が存在する。線６６を介して読み出し有効メモリ６
５のＳＥＴ入力にＩＷＢアドレスを受け取ったときは、
これによってアドレス指定されたビットが論理１にセッ
トされる。

読み出し有効メモリ６５を読み出すために、線５７のブ
ロック数及びｍ４１ｂ上に符号化されている下位ビット
はそれぞれ連結されて、読み出し有効メモリ６５の読み
出し入力、即ちＲＤ大入力印加されるアドレスの上位及
び下位ビットを形成する。このようにしてアドレス指定
されたフリップ・７０ツブ、［１らレジスタの内容は論
理１又は論理Ｏにある線７１の信号に符号化される。最
後に、共通のブロック番号を有する複数のフリップ・）
ロツブに線５３のクリア信号（ＣＬＲＢＬＫ）を印加す
ることにより、これらを同時にクリア、又は論理０にセ
ットすることができる。

インストラクション・ワード・バッファ６８は線７０の
信号に符号化された固有のインストラクション・ワード
をインストラクション・プロセッサ６９に供給し、読み
出し有効メモリ６５と同じような方法で読み出すために
、アドレス指定される。線７０上に送出された各インス
トラクション・ワードのＩＷ８アドレスは、線５７上を
転送されるブロック番号を最上位ビットとして、また線
４１ｂの信号の最下位ビットをＩＷＢアドレスの最下位
ビットとして連結することにより形成される。インスト
ラクション・プロセッサ６９は、線７２のＲＵＮ信号が
論理１のときに、各インストラクションを実行する。こ
のＲＵＮ信号はＡＮＤゲート７８から出力されている。

ＡＮＤゲート７８の入力の１つは読み出し有効メモリ６
５内の読み出し有効インディケータ・フリップ・７０ツ
ブから供給されており、これは線５７及び４１ｂのＩＷ
Ｂアドレスを選択し、またインストラクションを実行す
るときには論理１でなければならない。

線７７上のＡＮＤゲート７８の第２の入力も論理１でな
ければならないが、その出力源は以下で説明する。

線７２のＲＬＩＮ及び線５７及び４１ｂの信号により形
成されたインストラクション・ワード・バッファ６８の
アドレスは、同時にインストラクション・プロセッサ６
９に供給される。インストラクション・プロセッサ６９
は線７２のＲＵ　Ｎ−信号の論理値を検出し、もしこの
値が論理１であるときは＄１７０の信号に符号化されて
いるインストラクション・ワードを実行する。線７２の
論理値が論理Ｏのときに、！１７１が論理０にある限り
、インストラクション・プロセッサ６９は線７０上のイ
ンストラクションの実行を停止する。

先に述べたように本発明の目的から、線７３及び７４に
存在し、中央メモリ５９のアドレスを指定する信号は、
インストラクション・プロセッサ６９の出力のみである
と仮定することができ、次のインストラクションはこの
中央メモリ５９から読み出さなければならない。典型的
な構造のコンピュータでは、実行順序に割り込みをする
特殊目的のインストラクション（分岐インストラクショ
ン）は除き、連続的に実行すべきインストラクション・
アドレスが大きな番号から順次配列されている。

線７４の信号に符号化されている分岐アドレス及び線７
３の増加信号は、実行アドレス・レジスタ４０を形成す
る中央メモリ・アドレスの設定及び変更に用いられる。

インストラクション・プロセッサ６９がインストラクシ
ョンを実行することにより、分岐アドレスが発生する度
に、実行アドレス・レジスタ４０は線７４の信号に符号
化されている分岐アドレスを読み込み、記憶する。イン
ストラクション・プロセッサ６９が線７３に増加信号を
発生する度に、実行アドレス・レジスタ４０の内容は、
アドレス機構においてどのような定数増加値を用いよう
とも、殆ど変わることなく、１だけ増加される。実行ア
ドレス・レジスタ４０の内容は、その名が示すように、
次に実行すべきインストラクションが配置されている中
央メモリ・アドレスを指定する。しかし、インストラク
ション・プロセッサ６９は、インストラクション・ワー
ド・バッファ６８から供給されたインストラクション・
ワードのみを実行することが想起される。従って、何よ
りも先ず、実行アドレス・レジスタ４ｏにアドレスを記
憶させているインストラクション・ワードがインストラ
クション・ワード・バッファ６８に実際に存在している
か否かについて判断することが必要である。これがイエ
スであるならば、インストラクション・ワード・バッフ
ァ６８のアドレスがインストラクション・ワードを実際
に存在する。

この関係を明確にするため、それぞれ異なるＩＷＢブロ
ック番号を有し、識別用をする複数のプレフィックス・
レジスタ５２が設けられている。

従って、プレフィックス・レジスタ５２の番号はインス
トラクション・ワード・バッファ６８を分割するブロッ
ク数に等しい。複数のプレフイツクス・レジスタ５２は
それぞれ異なるプレフィックス、又はＩＷＢアドレスの
一部を形成してい久Ｑ％中央メモリ・アドレスの部分を
記憶することができる。実行アドレス比較手段５６はデ
ータ線７９を介してプレフィックス・レジスタ５２の全
内容を符号化した信号を入力し、それぞれ中央メモリ・
アドレスのプレフィックスと比較させる。このプレフィ
ックスは実行アドレス・レジスタ４０に記憶され、かつ
線４１ａの信号に符号化されている。実行アドレス比較
手段５６は２つの出力を有する。プレフィックス・レジ
スタ５２の１つの内容と、線４１ａ上を転送されるプレ
フィックスとの間が等しいのを検出すると、等号信号線
７７に対する出力を論理１にセットし、先に述べたＡＮ
Ｄゲート７８の入力を満足させる。実行アドレス・レジ
スタ４０におけるアドレスのプレフィックスに等しいプ
レフィックスを有するプレフィックス・レジスタ５２が
１つもないときは、等号信号線７７上の出力は論理０に
セットされ、ＡＮＤゲート７８を減勢し、かつインスト
ラクション・プロセッサ６９に対する線７２上のＲＵ　
Ｎ信号を消去する。不等条件は、イン１スラクシヨン・
ワード・バッファ６８に記憶されていないイン１ストラ
クシヨン・ワードの分岐アドレスにより、分岐インスト
ラクションを実行した結果が典型的なものである。また
、等号条件が検出されたときは、プレフィックス・レジ
スタ５２の一つ（内容が実行アドレス・レジスタ４ｏに
記憶されている中火メモリ・アドレスのプレフィックス
に等しい）に割り付けられているブロック番号を線５７
の信号に符号化し、ｘｗｓｉみ出しアドレスの上位部分
として読み出し有効メモリ６５及びインストラクション
・ワード・バッファ６８へ供給する。この実施例の場合
、読み出し有効メモリ６５及びインストラクション・ワ
ード・バッファ６８に供給されるＩＷＢ読み出しアドレ
スの下位部分は、プレフィックスを形成してＬ１記実行
アドレス・レジスタ４０におけるアドレス部分であり、
線５７のブロック番号と連結される。これらは、プレフ
ィックスが例えば上位ビットからなるので（アドレスは
通常のバイナリにより表示されると仮定している）、便
宜的に中央メモリ・アドレスの最下位ビット（１８Ｂ）
と呼ぶことができる。これは線４１により概要的に表示
されており、線４１はプレフィックスを転送する線４１
ａと、ＬＳＢを転送する線４１ｂとに分岐される。この
ようにして、読み出し有効メモリ６５から線７１を介し
て符号化した読み出し有効インディケータを供給し、ま
たインストラクション・ワード・バッファ６８から線７
０を介して符号化したイン１ストラクシヨン・ワード信
号を供給することになる。

先に述べたように、本発明は、インストラクション・ア
ドレス用のルックアヘッド・レジスタを採用しているデ
ィジタル・コンピュータ・システム用に特に適しており
、インストラクション・ワード・バッファ６８に対する
要求が最終的に確定する前に、インストラクション・ア
ドレスのルックアヘッドによって後の実行の際の先頭と
なると思われるインストラクションをインストラクショ
ン・ワード・バッファ６８に配置させるものである。結
局、これらを実行すると、実行速度が高められる。これ
らを実行しなかったときは、不必要な中央メモリ要求が
少しばかり発行されるだけである。インストラクション
・ルックアヘッド機能はルックアヘッド・アドレス・レ
ジスタ４２に記憶されているアドレスにより制御される
。典型的なものとして、分岐インストラクションの実行
により一つのアドレスが生成されたときは、ルックアヘ
ッド・アドレス・レジスタ４２の初期アドレスを線７４
を介してインストラクション・プロセッサ６９から受け
取る。分岐又は他のインストラクションがシーフェンス
外の中央メモリ・アドレスの参照を発生する度に、新し
いこのアドレスがルックアヘッド・アドレス・レジスタ
４２に記憶される。通常、インストラクション・プロセ
ッサ６９により実行した非分岐インストラクションはル
ックアヘッド・アドレス・レジスタ４２の内容には影響
を与えない。

ディジタル加算器４４は線４１を介して実行アドレス・
レジスタ４０のアドレスを受け取り、これに線４５を介
して外部（第２図に関して）から供給される最大ルック
アヘッド・カウントを加算する。これら２値の和を線４
６の信号に符号化して比較手段４７の第１の入力に供給
する。比較手段４７はルックアヘッド・アドレス・レジ
スタ４２に記憶されているアドレスを符号化した信号も
線４３から受け取り、線４３上の信号のアドレスがライ
ン４６の信号におけるアドレスに等しいか、又はこれよ
り大きいとぎは、＄１４８上の出力信号を論理１にセッ
トする。従って、ＡＮＤゲート５０はディセーブルされ
、線４９に論理Ｏを符号化した信号を出力する。この論
理Ｏはルックアヘッド・アドレス・レジスタ４２の内容
をこれ以上増加するのを禁止する。ルックアヘッド・ア
ドレス・レジスタ４２にのアドレスが実行アドレス・レ
ジスタ４ｏの内容と最大ルックアヘッド・カウントとの
和よりも小さいときは、比較手段４７はライン４８上に
論理１を送出する。従って、線４５の信号における最大
ルックアヘッド・カウントと、実行アドレス・レジスタ
４０に記憶されていたアドレスどの和がルックアヘッド
・アドレス・レジスタ４２の内容よりも小さいか、又は
これに等しいときは、ルックアヘッド・アドレス・レジ
スタ４２の内容を増加させることはできない。

さて、線６４上の信号も論理１であると一時的に仮定す
ると、ＡＮＤゲート５０は［１４９を介するルックアヘ
ッド・アドレス・レジスタ４２の増加信号を論３Ｉｌｉ
にしてその内容を増加させ、中央メモリ５９においで続
く次のインストラクションの位置を指定する。従って、
インストラクション・プロセッサ６９により、ルックア
ヘッド・アドレス・レジスタ４２の内容を非分岐のイン
ストラクション・シーフェンスから非同期的に、かつ独
立して進め、実行することができるのは明らかである。

このような分岐インストラクションを記憶している番地
からインストラクション・シーフェンスが離れている番
地へプログラムが分岐をしている間に、実行されるイン
ストラクションの割り合いが非常に小さいことは、コン
ピュータ技術に習熟している者に明らかである。従って
、多くの場合、ルックアヘッド機能は、前に実行したイ
ンストラクションがしばらくインストラクション・ワー
ド・バッファ６８に残っている事実と組み合わせると、
大抵のインストラクションを直ちにバッファ５８から読
み出して実行することが可能となる。

ルックアヘッド・アドレス−レジスタ４２に形成されて
いる各中央メモリ・アドレスを用い、これに記憶してい
るインストラクション・ワードに対する中央メモリ・ア
ドレス要求を発生することができる。ルックアヘッド・
アドレス・レジスタ４２に記憶されているアドレス・プ
レフィックスにｇ１１連する処理は、実行アドレス・レ
ジスタ４０に記憶されているプレフィックスに対する処
理と同じような方法で実行される。ルックアヘッド・ア
ドレス比較手段５４は線７９のプレフィックス・レジス
タ５２の内容を受け取り、これに記憶されていた各プレ
フィックスと、線４３の信号に符号化されたルックアヘ
ッド・アドレス・レジスタ４２内のアドレスのプレフィ
ックスとを比較する。

（ルックアヘッド・アドレス・レジスタ４２におけるア
ドレスのプレフィックスが分岐インストラクションの実
行により、又は増加により常に変更される対象でもある
ので、）ここでもルックアヘッド・アドレス・レジスタ
４２に記憶されているプレフィックスがプレフィックス
・レジスタ５２に記憶されているものに等しいという保
証はなく、従ってプレフィックス・レジスタ５２のうち
の１つの内容をルックアヘッド・アドレス・レジスタ４
２に含まれているプレフィックスにより置換する準備を
実行する。この処理は、線５５の等号信号により開始さ
れる。線５５の等号信号は、線７７を介する実行アドレ
ス比較手段５６の信号によるものと同じように、ルック
アヘッド・アドレス・レジスタ４２のプレフィックス・
レジスタ５２に記憶されているプレフィックスのいずれ
かと等しいか、又は等しくないかを表わしている。線５
５の等号信号は、等しい状態が検出されたときは論理１
にあり、それ以外のときは論理Ｏにあると見做すことが
できる。バッファ・アドレス割り付け手段５１は、線５
５の等号信号が論理Ｏとなるのに応答して線５３の信号
に符号化され、かつ線４３ａの信号に符号化されたブロ
ック番号を供給する。線５３の信号は、全てのプレフィ
ックス・レジスタ５２から当該のブロック番号を有する
プレフィックス・レジスタ５２がルックアヘッド・アド
レス・レジスタ４２から１１４３ａの信号に符号化され
たプレフィックスを受け取って記憶させることができる
ようにする信号である。バッファ・アドレス割り付け手
段５１によるプレフィックス・レジスタ５２の割り付け
の基本はここでは重要なことではない。簡単な一解決方
法としてブロック番号を増加させ、その最大値のものか
ら最少値のものへ戻すものがある。他の解決方法として
いわゆる最少最新利用（ＬＲＵ）アルゴリズムを保持す
るものがあり、この場合のプレフィックス・レジスタ５
２はプレフィックスを置換しており、ＬＲｔＪプレフィ
ックスを含むものである。

（ＬＲＵ置換アルゴリズムの場合は、バッファ・アドレ
ス割り付け手段５１に使用履歴を入力できるものでなけ
ればならず、点線６２ａはこのためのものである。） 何れにしてもルックアヘッド・アドレス・レジスタ４２
に含まれているプレフィックスが線４３ａを介してプレ
フィックス・レジスタ５２の一つに一旦転送されると、
ルックアヘッド・アドレス比較手段５４により実行され
た比較により等号状態が検出され、線５５上の等号信号
が論理１にセットされ、かつルックアヘッド・アドレス
・レジスタ４２において内容がアドレスのブレクイ４ツ
クスと等しいプレフィックス・レジスタ５２のブロック
番号が線６２から得られる。

さて、この条件がここで開示する本発明の要旨であるこ
とを念頭に置いて、この条件における書き込み有効メモ
リ６３及びこれに国連する素子の動作を説明しよう。書
き込み有効メモリ６３の構造及び動作は書き込み有効メ
モリ６３の動作に非常に良く似ていると共に、第１図の
書き込み有効メモリ２９の動作にも似ている。書き込み
有効メモリ６３は各ステータス・インディケータ（この
実施例では１ビツトからなる。）を記憶することができ
る複数の記憶位置を有する。各記憶位置は、インストラ
クション・ワード・バッファ６８の１アドレスにのみに
関連する固有のアドレスを有し、この実施例ではこのア
ドレスに関連させたインストラクション・ワード・バッ
ファ６８に等しい。

書き込み有効メモリ６３の位置に記憶されている各ステ
ータス・インディケータは、第１及び第２の値を有し、
これらは便宜的に論理１及び論理０の値にそれぞれ対応
しているものと見做してよい。

書き込み有効メモリ６３のアドレス空間を例えば連結さ
せることによって、インストラクション・ワード・バッ
ファ６８のように、種々に定められている固有のプレフ
ィックス・レジスタ５２の１ブロック番号を最上位ビッ
トとして中央メモリ・アドレスの最下位ビットと連結さ
せ、書き込み有効メモリ６３の１メモリ位置の固有なア
ドレスを形成することができる。従って、与えられたブ
ロック番号は１グループの書き込み有効メモリ６３のア
ドレスをも定める。

書き込み有効メモリ６３は、書き込み有効メモリ６５の
ように、個々にメモリ番地のセット（ＳＥＴ）又は読み
出しくＲＤ）を有し、１ブロック番号により識別される
複数のグループのメモリ番地をクリア即ち論理０にセッ
トすることができる。バッファ・アドレス割り付け手段
５１によってプレフィックス・レジスタ５２に記憶され
ているプレフィックスを変更させ、１１５３の信号に符
号化されているブロック番号を書き込み有効メモリ６３
のクリア（ＣＬＲＢＬＫ）入力に印加し、当該のブロッ
ク番号を含むアドレスを有するグループの記憶位置をク
リアさせ、又はそれらの第１の値即ち論理０値にセット
させる。新しいバッファ・アドレスの割り付けを実行す
る度に、線５３の信号に符号化されているブロック番号
を書き込み゛有効メモリ６３のＣＬＲＢＬＫ入力に印加
することによって、これらのメモリ番地がそれらの論理
０の値にセットされていることを確認させる。ルックア
ヘッド・アドレス比較手段５４は、プレフィックス・レ
ジスタ５２の１つの内容と、ルックアヘッド・アドレス
・レジスタ４２に記憶されているアドレスのプレフィッ
クスとの間が等しいのを検出する度に、線５５の等号信
号を論理１にセットする。更に、ルックアヘッド・アド
レス比較手段５４は等しいプレフィックスを記憶してい
るプレフィックス・レジスタ５２のブロック番号を表わ
す信号を線６２に送出する。

Ｉ！１Ｉ６２上のブロック番号信号はＩＷＢアドレス・
ゲート７５のブロック番号入力に印加される。

これと同時に、ルックアヘッド・アドレス・レジスタ４
２に記憶されているアドレスの最下位ビットも１Ｉ４３
ｂを介してＩＷＢアドレス・ゲート７５の最下位入力に
印加される。１１８２及び４３ｂを介してＩＷＢアドレ
ス・ゲート７５に入力される上位部としてのブロック番
号を連結して書き込み有効メモリ６３におけるメモリ位
置のアドレスを形成する。ＩＷＢアドレス・ゲート７５
は線６１の要求信号により付勢され、線６２の信号に符
号化されている連結ブロック番号と、線４３ｂ上の信号
に符号化されている最下位ビットとを線７６上のＩＷＢ
アドレスとして書き込み有効メモリ６３のセラ１〜入力
に供給させる。線７６上に符号化されている値は、書き
込み有効メモリ６３内の特定のメモリ位置のアドレスを
表わしているので、このようにして指定されたメモリ位
置を論理１即ち第２の値にセラ］−させる。

Ｉａ６２の信号におけるブロック番号を書き込み有効メ
モリ６３の読み出しく　ＲＤ　）入力に印加して書き込
み有効メモリ６３を読み出し、このブロック番号に対し
て線４３ｂの信号に符号化されている最下位ビットを連
結し、組み合わせたＩＷＢＩ読み出しアドレスを形成す
る。このようにして形成されたアドレスにより、メモリ
位置の内容を書き込みステータス・インディケータとし
て線６４の信号に符号化する。線６４上の書き込みステ
ータス・インディケータは小さな丸印しにより示すＡＮ
Ｄゲート６０のいわゆる１゛反転」入力に供給されるた
めに、論理１ではなく、論理ＯがＡＮＤゲート６００Å
力を満足するものとなる。ｌ１１５５を介するルックア
ヘッド・アドレス比較手段５４の等号信号はＡＮＤゲー
ト６０の第２の入力に供給される。等号状態が検出され
たときは、論理１が線５５に送出されることを想起する
に、この値は規約によりＡＮＤゲート６０の入力を満足
するものとなる。ＢＵＳＹ信号は中央メモリ５９から１
！５８を介してＡＮＤゲート６０の第３人力に供給され
る。もう１度想起するに、論理１のＢＬＪＳＹ信号は、
中央メモリ５９のアドレス・キューが１１４３の信号か
ら他の中央メモリ・アドレス、及び線６２の信号に符号
化されている関連のブロック番号を受け付けることがで
きることを意味している。ＡＮＤゲート６０の入力にお
ける３つの条件が全て満足されたときは、線６１に論理
１の信号が出力され、この信号により中央メモリ５９に
対する要求（ＲＥＱ）信号が形成される。線６１の要求
信号は［１４３の信号に中央メモリ・アドレスを配列し
、かつこれに関連するブロック番号を１１６２を介して
アドレス・キューに配列する。線６１の要求信号もＩＷ
Ｂアドレス・ゲート７５を付勢して開にし、ルックアヘ
ッド・アドレス・レジスタ４２に記憶され、かつＩ！４
３ｂ上の信号に符号化されたアドレスの最下位ビットを
線７６を介して書き込み有効メモリ６３に導く。これに
より、線６４のステータス・インディケータを論理１に
変更させ、線６１の要求信号を減勢させることにより、
新しいルックアヘッド・アドレスが得られるまで、中央
メモリ５９に他の中央メモリ・アドレス及び関連するブ
ロック番号を入力するのを禁止する。

場合によっては、線６２の信号に符号化されているブロ
ック番号と、８４３の信号に符号化されている最下位ビ
ットとを連結させて書き込み有効メモリ６３のアドレス
を形成し、そのステータス値を論理１にする。これは、
アドレスが中央メモリ５９のアドレス・キューに既に配
列されていることを少なくとも意味している。（実際に
は、関連する中央メモリ・アドレスにより指定された番
地のインストラクション・ワードは既に読み出され、線
６７に送出され、かつインストラクション・ワード・バ
ッファ６８にロードされている。）いずれにしろ、線６
４の論理１はＡＮＤゲート６０をディセーブルし、以下
、線６・１の要求信号を発生して中央メモリ５９に不要
な参照をし、要求を出したインストラクション・ワード
を読み出すことを阻止する。従って、中央メモリ５９の
アドレス・キュー内のアドレスが１回以上現れるのを阻
止する。このことから、インストラクションが既にイン
ストラクション・ワード・バッファ６８にロードされて
いたときは、中央メモリ５９からインストラクション・
ワードを再び読み出すことも阻止される。

完全かつ論理的に矛盾のないようにするため、プレフィ
ックス・レジスタ５２の割り付けを変更したときは、中
央メモリ５９のアドレス・キューをクリアしてアドレス
・キューから当該のブロック番号に関連した中央メモリ
・アドレス要求を排除し、これらのインストラクション
・ワード・バッファ６８のメモリ位置に古いインストラ
クション・ワードがロードされるのを阻止する必要があ
ることを述べて置かねばならない。これを達成する方法
は種々ある。一つのブロック番号にそれぞれ関連させた
１１１のカウンタを備えて、そのブロック番号に関連す
る中央メモリ・アドレスがアドレス・キューに登録され
る度にこのカウンタを１つ進めてもよく、また線６６に
送出される信号が当該カウンタの関連ブロックに対応す
るブロック番号のバッファ・アドレスを符号化する度に
１だけ減少させてもよい。プレフィックス・レジスタ５
２のプレフィックスを変更したときは、当該のブロック
番号を有するバッファ・アドレスに、関連して発行する
インストラクション・ワードが無視され、当該カウンタ
の値がＯに減少するまでは、当該のブロック番号に関連
した読み出し有効メモリ・ステータス・ワードの設定を
禁止する。これとは別に、アドレス・キューを直接調べ
、かつ各メモリ・アドレス及びこれに１１１１するブロ
ック番号を消去してもよい。ただし、このブロック番号
はプレフィックスを変更したプレフィックス・レジスタ
５２のものである。この問題とその解決は、書き込み有
効メモリ６３の存在又は非存在に関係のないことであり
、実際のところ選択した特定の実施例に係わらず、処理
しなければならない問題である。

本発明により達成可能な効果はディジタル・コンピュー
タにおいてのみ得られるものであり、このディジタル・
コンピュータとはその通常のアドレス指定モードが所定
のシーフェンス形式にあり、かつインストラクション・
シーフェンスにおいて比較離れたアドレスへ分岐するイ
ンストラクションによってかなり頻繁にインタラブドさ
れるものであることを強調しておかねばならない。その
第１の条件は、最近のストアード・プログラム・コンピ
ュータ用の通常のハードウェア構造のものである。その
第２の条件は、慎重なプログラム設計により達成可能な
ものである。先に述べたように、同時的な、即ち中央メ
モリの番地に対するインストラクション・ワード・バッ
ファ６８におけるメモリ位置をブロック番号に割り付け
ること、及び中央メモリ５９におけるアドレス・キュー
即ちパイプライン構造を用いることも望ましい。このよ
うな第３の条件は、１回に１つを基本として、中央メモ
リーアドレスにＩＷＢ読み出しアドレスの割り付けをし
たときは、通常は割り付け後、直ちに中央メモリ５９が
インストラクション・ワードを要求することがあり得る
ので、書き込み有効メモリ６３の使用を確認するために
必要となる。その第４の条件は、アドレス・キュー即ち
パイプラインを用いず、任意の時間に中央メモリ５９の
１参照のみを処理し、かつ読み出し有効メモリ６５が中
央メモリ５９による読み出し要求の受け付けを検知する
機能に役立つときは、必要となる。

この実施例においては、編き込み有効メモリ６３のアド
レス決定に最下位ビットを用い、また個々のプレフィッ
クスの記憶に４つのプレフィックス・レジスタ５２を用
いる。従って、これらのパラメータは６４メモリ位置と
、６ビツト・アドレスとを有するインストラクション・
ワード・バッファ６８を決定し、そのうちの２ビツトは
ブロック番号を決定し、また４ビツトは最下位ビットを
決定する。従って、それぞれ１６インストラクシヨン・
ワードの４ブロツクが存在する。他の組合わせや、大き
さも可能なことは、明らかである。

第２図に示した装置の動作を理解するために、中央メモ
リ５９は第１表に示すようにアドスレス１０　０００（
１６進）で始まるインストラクションを有するものと仮
定する。更に、プレフィックスとして用いる上位４デイ
ジツト及び下位ディジットはＩＷ８読み出しアドレスの
ＬＳＢ　（４ビツト）を形成する。従って、アドレス １０　００Ａの場合、プレフィックスは１０００であり
、ＬＳＢは１０１９２ （−Ａ　１６）である。個々のインストラクション・ワ
ードの厳密な機能は、分岐インストラクションか又は非
分岐インストラクションかということを除き、不定であ
るので、これらの機能の他の特徴は省略されている。更
に、［４５に供給される最大ルックアヘッド・カウント
は８であると仮定する。インストラクション・ワード・
バッファ６８にはアドレス１０　０００〜１０　０１Ｆ
が存在すると仮定する。各プレフィックス・レジスタ５
２にはプレフィックス１　０００が含まれていないと仮
定する。更に、インストラクション・シーフェンスにお
けるリモー］・・インストラクション・ワードからの分
岐はＩ！１１７４の信号に値１０　０００を供給するも
のと仮定する。

第　　１　　表 中央メモリ　　　　　　インストラクション・アドレス
（１６進）　分岐条件 １００００　　　　　　　　　非分岐 １０００１　　　　　　　　　非分岐 １０００２　　　　　　　　　非分岐 １０００３　　　　　　　　　非分岐 １０００４　　　　　　　　　１００００２へ４０回分
岐した後は非分岐 １０００５　　　　　　　　　非分岐 １０００Ｂ　　　　　　　　　非分岐 １０００７　　　　　　　　　非分岐 １０００８　　　　　　　　　非分岐 １０００９　　　　　　　　　非分岐 １０００Ａ　　　　　　　　　非分岐 １０００Ｂ　　　　　　　　　非分岐 １００ＧＣＩｏ　００９へ２５回分岐した後は非分岐 １００００　　　　　　　　　非分岐 １０００Ｅ　　　　　　　　　非分岐 １０００Ｆ　　　　　　　　　非分岐 １００１Ｇ　　　　　　　　　非分岐 １００１１　　　　　　　　　非分岐 １００１２　　　　　　　　１０００７へ１０回分岐し
た模は非分岐 １００１３　　　　　　　　　非分岐 このようなプログラム・セグメントの実行は次のように
進行する。アドレス１０　０００を実行アドレス・レジ
スタ４０及びルックアヘッド・レジスタ４２にロードす
る。プレフィックスは１０００はプレフィックス・レジ
スタ５２のいずれにも存在しないので、実行アドレス比
較手段５６及びルックアヘッド・アドレス比較手段５４
はそれぞれ線７７及び線５５を介して転送される等号信
号を論理Ｏにする。線７７の論理値Ｏによって１７２の
ＲＵＮ信号を論理Ｏにして、インストラクション・プロ
セッサ６９のインストラクション実行を中衛させる。更
に、論理Ｏが＠５５に存在するので、バッファ・アドレ
ス割り付け手段５１は、プレフィックス・レジスタを選
択してこれにプレフィックス１０００をヒツトし、かつ
選択したプレフィックス・レジスタのブロック番′号を
［５３に送出する。これによってプレフィックス１００
０は線７９のプレフィックス・レジスタ信号に符号化さ
れて直ちに出力される。実行アドレス比較手段５６及び
ルックアヘッド・アドレス比較手段５４はいずれにも等
号状態を検出して、線７７及び線５５の等号信号の値を
論理１にそれぞれ変更する。また、＄１５３のブロック
番号によっても書き込み有効メモリ６３及び読み出し有
効メモリ６５におけるブロック番号に関連したブロック
のインディケータを論理Ｏにクリアする。

先ず、読み出し有効メモリ６５のみを考えるに、線５７
を介して転送されるブロック番号は、プレフィックス・
レジスタ５２と実行アドレス比較手段５６との間の関係
によって、線５３上に最初に供給されたブロック番号に
等しい。ｆｊ！４１ｂ上を転送されるアドレス１０　０
００の４最下位ビットはｏ　　ｏｏｏである。Ｉ！５７
及び４１ｂによりアドレス指定された読み出し有効メモ
リ６５内のインディケータには、線７１の信号に配列さ
れる論理Ｏが含まれている。従って、ＡＮＤゲート７８
は線７２に論理Ｏを送出し、インストラクション・プロ
セッサ６９は待機し続ける。

書き込み有効メモリ６３内で対応するインディケータは
線６２の同一のブロック番号及び線４３ｂの同一の最下
位ビットによりアドレス指定される。従って、書き込み
有効メモリ６３も線６４にその出力として論理Ｏの信号
を出力し、ＡＮＤゲート６ｏの入力をエネーブルし、か
つＡＮＤゲー１−５ｏに対する入力をディセーブルする
。プレフィックス・レジスタ５２がビジーでないと仮定
しているので、線５８のＢＵＳＹ信号も論理１であり、
ＡＮＤゲート６０はその３人力の全てが満足されること
になり、要求信号をＩ！ｉ！６１に送出させる。この要
求信号は中央メモリ・アドレス（１００００）を線４３
に出力させ、また中央メモリ５９のアドレス・キューを
出力させ、プレフィックス１０００を中央メモリ５９の
アドレス・キューに記憶させる。線６１の要求信号はＩ
ＷＢアドレス・ゲート７５もエネーブルさ、せ、ａ６２
を介するルックアヘッド・アドレス比較手段５４のブロ
ック番号を導出し、また線４３ｂを介するルックアヘッ
ド・アドレス・レジスタ４２の最下位ビットを線７６の
ＩＷＢ読み出しアドレスとして導出し、３き込み有効メ
モリ６３に書き込む。線７６のｒＷＢ読み出しアドレス
によって指定された書き込み有効インディケータをセッ
トさせるので、線６４の信号は論理Ｏから論理１に変化
してＡＮＤゲート６ｏをディセーブルさせ、かつＡＮＤ
ゲート５０の入力をエネーブルさせる。

ディジタル加算器４４は、先に説明した動作と並行して
実行アドレス・レジスタ４０の内容の総和及び線４５の
ルックアヘッド・カウントを形成する。線４５のルック
アヘッド・カウントが８であると仮定したことが想起さ
れる。ｉｏ　　ｏｏ。

＋８はルックアヘッド・アドレス・レジスタ４２に記憶
されている１０　０００よりも大きいので、ルックアヘ
ッド・アドレス・レジスタ４２は線４８に論理１を送出
して、先に説明した線６４の論理１と共にＡＮＤゲート
５０からエネーブルさせる。ルックアヘッド・アドレス
・レジスタ４２はこのようにして線４９から得た論理１
により、１０　００１に増加される。

一方、Ｉ！ｊ４３のアドレス値ｉｏ　　ｏｏｏ、及び線
６１の要求信号により、中央メモリ５９に導出された線
６２のブロック番号が処理される。やがて中央メモリ５
９は、符号化された線６７の信号における中央メモリ・
アドレス１０　０００、及び符号化されたｌ！６６の信
号におけるＩＷＢアドレスに記憶されているインストラ
クション・ワードにより応答する。これによって、アド
レス指定された読み出し有効メモリ６５におけるインデ
ィケータのステータスを論理１にセットさせ、線６７の
信号におけるインストラクションを線６６の信号によっ
て指定されたインストラクション・ワード・バッファ６
８のアドレスに０−ドさせる。

従って、中央メモリ５９のアドレスｉｏ　　ｏｏ。

に記憶されているインストラクション・ワードが線７０
に得られ、実行することができる。ＡＮＤゲート７８の
内入力が論理１となるので、線７２に対するＡＮＤゲー
ト７８の出力は論理１に変化して１７０におけるインス
トラクション・ワードの実行が可能なことをインストラ
クション・プロセッサ６９に知らせる。このインストラ
クションが分岐しない形式であることが第１表で指定さ
れているので、インストラクション・プロセッサ６９よ
り送出される線７３の信号により、実行アドレス・レジ
スタ４０の内容がｉｏ　　ｏｏｉに増加する。

アドレス１０　０００に対するメモリ要求がアドレス・
キューを通過する間に、アドレス１０　００１．１０　
００２等に対する付加的な要求も同じように発生し、ア
ドレス・キューに配列されている。実際に要求したイン
ストラクション・ワードが中央メモリ５９から線６７に
出力されるまでは、・アドレス・キューを１０〜２０イ
ンストラクシヨン・ワード実行時間だけ遅延させること
ができるので、アドレス１０　０００に最初に記憶して
いたインストラクション・ワードをインストラクション
・プロセッサ６９が受け取った時点で、アドレス１０　
００１〜１０　００８の要求が既にアドレス・キューに
配列されていたということは、十分あり得る。中央メモ
リ５９のサイクル時間が１インス１−ラクション実行時
間よりも遅いこともあるので、アドレスｉｏ　　ｏｏｉ
、１０　００２．１０　００３等の実行時間は、インス
トラクション・プロセッサ６９がインストラクション・
ワード・バッファ６８に前にロードした各インストラク
ション・ワードを実行するものよりも遅い速度で進行す
る。ルックアヘッド・アドレス・レジスタ４２の内容が
１０　００８に進んだときに、比較手段４７がＡＮＤゲ
ート５０をディセーブルするので、実行アドレス・レジ
スタ４０の内容が１０００１に増加されるまで、アドレ
ス１０　００９のインスｌ−ラクション・ワード要求を
発生することができない。

中央メモリ５９のアドレス１０　００４に記憶されてい
るアドレス１０　００２への分岐インストラクションに
よりインタラブ１〜されるまで、インストラクション・
ワードの逐次的な実行Ｇ、ｔｉｔ続する。１０　００２
に記憶されている分岐インストラクションはアドレス１
０　００２へ４０回分岐させる条件分岐であり、この後
に実行は７ドレス１０　００５のインストラクションか
ら継続する。

アト゛レス１０　００２へ分岐が発生したときに、中央
メモリ・アドレス１０　００２゜ １０　００３及び１０　００４に記憶されているインス
トラクション・ワードは現在のところ全てインストラク
ション・ワード・バッファ６８に存在するので、これら
のインストラクションはインストラクション・プロセッ
サ６９に可能な最高速度で実行することができる。アド
レス １０　００２に分岐が発生する度に、実行アドレス・レ
ジスタ４０及びルックアヘッド・アドレス・レジスタ４
２の両者の内容はセットにより１０　００２に変更され
る。ルックアヘッド・アドレス・レジスタ４２）プレフ
ィックス・レジスタ５２）ルックアヘッド・アドレス比
較手段５４及び書き込み有効メモリ６３を含むルックア
ヘッド処理は、インストラクション・プロセッサ６９に
おける１インス１−ラクション・ワードの実行と比較し
ても非常に速く発生するので、ルックアヘッド・アドレ
ス・レジスタ４２が順方向にカウントをし、１６進のア
ドレス１００Ｃ （＝１０　００４＋８）の要求を中央メモリ５９のアド
レス・キューに配列させるのは確実である。

アドレス１０００２”のインストラクション・ワードへ
分岐が発生する度に、ルックアヘッド・アドレス・レジ
スタ４２の内容は１０　００２にリセットされる。アド
レス・シーフェンス１０　００３．１０　００４．１０
　００５等における各インディケータ用に読み出される
書き込み有効メモリ６３により、線６４に送出された論
理１のステータスはＡＮＤゲート５０の入力をディセー
ブルし、かつこれらの中央メモリ・アドレスに記憶され
ているが、未だインスｌ−ラクション・ワード・バッフ
ァ６８にロードされていないインストラクション・ワー
ドに対する付加的な要求の発生を阻止するのは、明らか
である。ただし、書き込み有効メモリ６３の存在により
、このような要求を不要に発生することはない。

ある状況において、１つのアドレスに記憶されているイ
ンストラクション・ワードに対して多重要求を頻繁に発
生すると、中央メモリ１５の応答を相当に遅くさせ、従
って、処理速度を低下させることにもなるので、このよ
うな多重要求をなくすことが適当である。本発明ではイ
ンストラクション・ワード・バッファ・アドレスを利用
して中央メモリに対する各要求を識別することによりこ
れを達成していることが分かる。ＩＷＢ読み出しアドレ
スは書き込み有効メモリ６３の複数のメモリ位置を参照
するのに用いることができ、これらのメモリ位置には、
中央メモリ・アドレスのステータスを表わす値が、アド
レス・キューに存在しているか否かを問わず、記憶され
ている。

結局、アドレス１０　００４に記憶されているインスト
ラクション・ワードの分岐条件は満足されなくなり、実
行アドレス・レジスタ４０の内容は単純に１０　００５
に進められる。連続する当該のインストラクション・ワ
ードがインストラクション・ワード・バッファ６８に既
に記憶されているので、インストラクション・プロセッ
サ６９は、中央メモリ５９が次のインストラクション・
ワード要求に応答し、その実行が中央メモリ５９に「追
い付く」まで、当該の及び次のインストラクション・ワ
ードの実行をＲ高速度で進めることができる。この実施
例のように、アドレス１０　００９への分岐が含まれて
いるときは、インストラクション・ワードの実行を継続
して最高速度で進めることができる。アドレス １０　００９〜１０　００Ｇを含むループを実行してい
る間に、ルックアヘッド機能はアドレス１０　０００．
１０　００Ｄ等に記憶されているインストラクション・
ワードを要求することができるので、中央メモリ５９が
これらのインストラクション・ワードの個々の要求に応
答するのを待つことでこれ以上時間を喪失することはな
い。

ルックアヘッド・アドレス・レジスタ４２が１０　０１
０に増加すると、新しいプレフィックスが形成される。

プレフィックス・レジスタ５２）例えば１０００を含ん
でいない°ものは、バッファ・アドレス割り付け手段５
１により１００１を保持するように再割り付けされ、か
つインストラクション・プロセッサ６９によるインスト
ラクション・ワードの実行をインタラブドすることなく
、ルックアヘッド処理を継続する。バッファ・アドレス
割り付け手段５１は、現在のインストラクション・ワー
ド実行を妨害することがないように、１０００を含まな
いプレフィックス・レジスタ５２を選択しなければなら
ない。メモリ位置１０　００７〜１０　０１２に含まれ
ているループを効率よく実行する必要があるので、中央
メモリ５９を更に参照することなく、プレフィックス１
００１を有するアドレスからプレフィックス１０００を
有するアドレスへの分岐が可能なことに注目すべきであ
る。インストラクション・ワードの実行は以下同じよう
な形式で続く。

【図面の簡単な説明】

第１図は本発明の要旨部分を示す概要的なブロック図、
第２図は本発明の好ましい実施例のブロック図であり、
インストラクション・ワード・ルックアヘッド機能を含
むディジタル・コンピュータ装ηのブロック図である。 １５．５９・・・中央メモリ、 １８・・・インストラクション・ワード・バッファ、２
０．６９・・・インストラクション・プロセッサ、２２
・・・バッファ・アドレス指定制御部、５０．６０．７
８・・・ＡＮＤゲート ５１・・・バッファ・アドレス割り付け手段、６３・・
・虜き込み有効メモリ、 ６５・・・読み出し有効メモリ、 ６８・・・インストラクション・ワード・バッファ、７
５・・・ＩＷＢアドレス・ゲート。

Claims (4)

【特許請求の範囲】
1. （１）ストアード・プログラム式ディジタル・コンピュ
   ータにおいて、それぞれ中央メモリ・アドレス及びイン
   ストラクション・ワード・バッファ・アドレスを符号化
   した複数のアドレス信号を受け取り、要求信号に応答し
   て現在アドレス信号に符号化された前記中央メモリ・ア
   ドレス及び前記インストラクション・ワード・バッファ
   ・アドレスをアドレス・キューに配列し、かつ当該中央
   メモリ・アドレス及びそれに関連したインストラクショ
   ン・ワード・バッファ・アドレスに記憶されている前記
   インストラクション・ワードを符号化した前記中央メモ
   リ・アドレスを前記アドレス・キューの各中央メモリ・
   アドレスに供給するアドレス指定可能な中央メモリと、
   前記中央メモリの信号を受け取り、かつこれに符号化さ
   れている各インストラクション・ワードを関連するイン
   ストラクション・ワード・バッファ・アドレスにより指
   定されたアドレスに記憶し、かつインストラクション・
   ワード信号を供給して記憶している複数のインストラク
   ション・ワードをそれぞれ符号化するインストラクショ
   ン・ワード・バッファと、前記インストラクション・ワ
   ード信号を受け取り、その応答によりそれぞれ前記中央
   メモリのアドレスを指定する複数のプロセッサ信号を発
   生するインストラクション・プロセッサと、前記プロセ
   ッサ信号を受け取り、その応答により前記インストラク
   ション・ワード・バッファ・アドレスを選択して前記中
   央メモリ及び前記インストラクション・ワード・バッフ
   ァのアドレスを符号化したアドレス信号を前記中央メモ
   リ供給するバッファ・アドレス割り付け手段と、 （ａ）それぞれ前記インストラクション・ワード・バッ
   ファ・アドレスに関連したアドレスを有する複数のメモ
   リ位置からなり、それぞれに第１及び第２の値を有する
   書き込みステータス・インデッケータを記憶すると共に
   、前記中央メモリに供給されたアドレス信号に符号化さ
   れている前記インストラクション・ワード・バッファ・
   アドレスを受け取り、前記要求信号に応答して前記アド
   レス信号に符号化されている前記インストラクション・
   ワード・バッファ・アドレスによりアドレスを関連させ
   ている前記メモリ・アドレス位置において前記ステータ
   ス・インディケータを第２の値に設定し、更に符号化し
   たインストラクション・ワード・バッファ・アドレスと
   関連させているアドレスのメモリ位置にある前記ステー
   タス・インディケータの値を符号化したステータス信号
   を前記アドレス信号に応答して供給するアドレス可能な
   書き込み有効メモリ、及び （ｂ）前記書き込み有効メモリからビジー信号及びステ
   ータス信号を受け取り、そのビジー信号及びステータス
   信号の第１の現在値に応答して前記中央メモリへ要求信
   号を発生するゲート手段を含むアドレス要求機構と を備え、 更に前記中央メモリは前記アドレス・キューにおける中
   央メモリ・アドレスの所定番号に、それ以外のときは第
   １の値に少なくとも応答して第２の値を有するビジー信
   号を発生することにより、前記中央メモリ・インストラ
   クション・アドレス・キューにおけるアドレスを如何な
   る時も１回以上現れないように阻止するキュー監視手段
   からなることを特徴とするストアード・プログラム式デ
   ィジタル・コンピュータ。
2. （２）特許請求の範囲第１項記載のストアード・プグラ
   ム式ディジタル・コンピュータにおいて、前記書き込み
   有効メモリは異なる１つの前記インストラクション・ワ
   ード・バッファ・アドレスと同一のアドレスをそれぞれ
   有する複数のメモリ位置を備えることを特徴とするスト
   アード・プログラム式ディジタル・コンピュータ。
3. （３）特許請求の範囲第２項のストアード・プログラム
   式ディジタル・コンピュータにおいて、前記バッファ・
   アドレス割り付け手段は更に前記インストラクション・
   ワード・バッファ・アドレスの特定の１つの選択に応答
   して、選択した各インストラクション・ワード・バッフ
   ァ・アドレスに等しいアドレスを有する前記書き込み有
   効メモリのメモリ位置におけるステータス・ワード・イ
   ンディケータをその第１の値に設定することを特徴とす
   るストアード・プログラム式ディジタル・コンピュータ
   。
4. （４）特許請求の範囲第２項記載のストアード・プログ
   ラム式ディジタル・コンピュータにおいて、前記バッフ
   ァ・アドレス割り付け手段は更に前記プロセッサ信号の
   特定の１つの選択に応答して、複数のインストラクショ
   ン・ワード・バッファ・アドレスを選択し、かつ選択し
   たインストラクション・ワード・バッファ・アドレスに
   等しいアドレスを有する前記書き込み有効メモリのメモ
   リ位置における各ステータス・ワード・インディケータ
   をその第１の値に設定することを特徴とするストアード
   ・プログラム式ディジタル・コンピュータ。