JPS6239579B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、通信制御装置、特に、プログラム制
御で通信制御を実行する通信制御装置、すなわ
ち、回線制御メモリに対するアドレス変換機能を
有する通信制御装置に関する。

〔従来の技術〕

従来の通信制御装置は、回線からの処理要求の
検出をプログラムの代りに処理要求走査制御回路
により実行し検出後割り込み、処理要求回線アド
レスから回線制御メモリのアドレス作成をプログ
ラム処理を伴なわずにアドレス変換回路により行
なうことにより、プログラムの処理ステツプを軽
減し、処理能力の向上を達成した。しかし、最近
の高速回線の普及は著しく、より一層のプログラ
ムの処理ステツプの軽減が必要である。

〔発明が解決しようとする問題点〕

しかし、従来の通信制御装置は、アドレス変換
レジスタが１個しかないので、複数の処理要求を
制御する場合、回線アドレス内容のセイブリカバ
リが必要となり、処理ステツプの増大につながる
ので、処理要求レベルをあまり増加できず処理能
力の向上に限界があるという欠点があつた。

本発明の目的は、複数の処理要求を制御する場
合に、割込復帰に対するセイブリカバリを不要と
し複数の割込レベルに対してもプログラム処理ス
テツプを軽減し、処理能力の向上が達成できる通
信制御装置を提供することにある。

〔問題点を解決するための手段〕

本発明の通信制御装置は、回線制御プログラム
に従つて制御動作を行なうプロセツサと、前記回
線制御プログラムを格納し前記プロセツサから供
給されたメモリアドレスに従がつて読み出された
プログラムを前記プロセツサに供給する主メモリ
と、回線に対応して設けられそれぞれ回線制御情
報を格納する複数のブロツクからなる回線制御メ
モリと、前記プロセツサが処理中の回線を示す割
込レベルを格納するアドレス変換モードレジスタ
と、前記回線アドレスを前記アドレス変換モード
レジスタにより選択することによつて得られる回
線アドレスと前記メモリアドレス中のブロツク内
アドレスからなる回線制御メモリアドレスを発生
し前記回線制御メモリに供給するアドレス変換回
路とを含んで構成される。

すなわち、本発明の通信制御装置は、プロセツ
サ及びメモリから成る処理装置と、各回線対応の
処理要求等の情報を格納し、プロセツサから直接
にメモリアドレス空間の一部としてアドレスされ
る回線制御メモリと、回線制御メモリにある処理
要求を走査し、処理要求マスクレジスタのマスク
条件と優先レベルに応じて割込み、同時に割込レ
ベルに対応した各処理要求回線アドレスレジスタ
に該当する処理要求の回線アドレスを設定する処
理要求走査制御回路と処理要求マスクレジスタと
複数の処理要求回線アドレスレジスタとアドレス
変換モードレジスタとアドレス変換回路により構
成され、処理装置からの回線制御メモリアドレス
を処理要求回線アドレスレジスタとアドレス変換
モードレジスタによりアドレス変換することによ
り構成される。

〔実施例〕

次に、本発明の実施例について図面を参照して
説明する。

第１図は本発明の一実施例を示すブロツク図で
ある。第２図は第１図に示す回線制御メモリの論
理構成を示すための論理構成図である。第３図は
第１図に示す実施例におけるアドレス変換動作を
説明するためのアドレス変換図である。第４図は
第１図に示す実施例におけるアドレス変換に関す
る主要部を詳細に示すブロツク図である。

第１図に示す回線制御メモリ８０は第２図に論
理構成を示すように各回線対応に32バイト単位に
分割される。この回線制御メモリ８０にはプロセ
ツサ１０から書き込まれた回線接続部（LA）に
対する送信、受信等のコマンド、LAアドレス、
各制御バイト、各レジスタ情報、処理要求などの
回線制御情報が格納される。回線制御メモリ８０
に接続される回線走査部９０は回線制御メモリ８
０を順次読み出すよう構成されており、回線制御
メモリ８０に格納されている送信、受信等のコマ
ンドに従つて、該当する回線接続部９１に対し
て、文字の送信、受信等の処理を実行し、完了し
たときに完了の報告を回線制御プログラムに通知
するために、処理要求１３０の該当フラグ（例え
ば文字送信処理を完了した場合には文字送信完了
ビツト）をオンにする。

この処理要求１３０の内容を第２図に示す。第
２図において2⁰ビツトのLAエラーは回線接続部
９１の障害を示す。

2¹ビツトのコントロール完了は回線接続部９１
に対する制御終了を示す。2²及び2³ビツトの
10msタイマ及び500msタイマは回線接続部９１
に対して持つているタイマであり、そのタイマが
設定されてから各々10ms又は500ms経過した事
を示す。2⁴及び2⁵ビツトのステータス検出１及び
２は回線接続部に接続される回線（図示せず）の
状態に変化が生じた事を示す。2⁶ビツト文字受信
完了は回線接続部において回線より１文字受信し
ている事を示す。2⁷ビツトの文字送信完了は回線
接続部より回線に１文字送信した事を示す。

回線制御プログラムが処理要求１３０を識別す
る方法として、プログラムがスキヤンすることに
より、処理要求がある場合に割り込む方式もある
が処理能力が大きいハードウエアでスキヤンして
処理要求が有る場合に割り込む方式について以下
に説明する。

プロセツサ１０から処理要求走査指示が入出力
バス１１０を介して送られると処理要求走査制御
部５０は処理要求１３０を読み出すための走査カ
ウンタの内容を回線制御メモリアドレス１２０に
送出し、回線制御メモリ８０より処理要求１３０
（内容は第２図に示す）を読み出し、処理要求１
３０のどれかのビツトがオン（すなわち第２図で
示した2⁷〜2⁰ビツトのどれかがオン）であればプ
ロセツサ１０に対しての処理要求があると判断
し、処理要求マスクレジスタとビツト毎に論理積
を行う。もし処理要求がありかつ処理要求マスク
レジスタの該当ビツトもオン（すなわち割込可）
にプロセツサ１０より設定してあれば、2¹ビツト
より優先順位（2⁰ビツトが最優先）を付けて割込
信号１４０を介してプロセツサ１０に割り込む。
もし処理要求がないか、又は処理要求があつても
処理要求マスクレジスタの該当ビツトがオフ（す
なわち割込不可）である場合には、走査カウンタ
をインクリメントし同様の処理を順次繰り返す。

割込条件が成立した場合には、その時の走査カ
ウンタが示す回線制御メモリアドレス１２０を割
込レベル（処理要求）対応に複数ある処理要求回
線アドレスレジスタ７０内の該当する割込に対応
した処理要求回線アドレスレジスタ７１〜７８
に、信号１７０によつて設定する。また該当する
割込が受付けられると、現在回線制御プログラム
が処理中の割込レベルを示すアドレス変換モード
レジスタ４０の内容と該当する割込レベルとを比
較し、低い場合にはアドレス変換モードレジスタ
４０は格納されている割込レベルを更新する。高
い場合には更新しない。高いレベルから処理要求
のある次のレベルへの復帰は回線制御プログラム
からの復帰命令により行なわれる。プロセツサ１
０から入出力バス１１０を介して復帰命令（すな
わちプロセツサ１０が処理した割込処理が完了）
を受信すると割込が受付けられたレベルのうち一
番高いレベル（すなわち次にプロセツサ１０で処
理すべき割込）の内容で、アドレス変換レジスタ
が書替えられる。受けつけられた割込レベルがな
い状態（すなわちプロセツサ１０に対して処理要
求がない場合）のときには、アドレス変換モード
レジスタ４０の内容はプログラムアクセスモード
（すなわちプロセツサ１０より与えられるメモリ
アドレス１００の内容がアドレス変換回路３１で
変換されずに回線制御メモリアドレス１２０に与
えられるモード）に設定される。処理要求による
割込が信号１４０によりプロセツサ１０に送出さ
れるとメモリ２０に内蔵されている回線制御プロ
グラムは該当した回線に関する処理を実行する。
その時の処理用データは回線制御メモリ８０に格
納されているので回線制御メモリへのアクセスが
多くなる。ここで、回線制御メモリ８０は主メモ
リ２０のアドレス空間の一部として定義されるの
でプログラムからの直接アドレスが可能である。
以下の説明ではメモリアドレス64Kバイトのうち
4Kバイトが回線制御メモリ８０で構成され、残
りの60Kバイトが主メモリ２０を構成しているも
のとし、2¹⁵〜2¹²アドレスビツトが“1111”の時
に回線制御メモリ８０へのアクセスであるとす
る。アドレス変換回路３０は2¹⁵〜2¹²アドレスビ
ツトを見て、これが“1111”であると、回線制御
メモリ８０へのアクセスであるとして、主メモリ
２０へのアクセスを禁止して、回線制御メモリ８
０に対してアクセスする。その時、プロセツサ１
０から送られたアドレスに対して第３図に示すよ
うに2¹¹〜2⁵アドレスビツトをその時のアドレス
変換モードレジスタ４０に格納されている割込レ
ベルに従がつて選択される処理要求回線アドレス
レジスタ７１〜７８に格納されている回線アドレ
ス２００で置き換えて該当する回線制御メモリ８
０へのアクセスを行う。なお、アドレス変換モー
ドレジスタ４０の内容が前述のプログラムアクセ
スモードに設定されていた場合はアドレス変換は
行こなわれずメモリアドレス１０で与えられる
2¹¹〜2⁵アドレスビツトが回線制御メモリアドレ
ス１２０に与えられ、回線制御メモリアドレス１
２０の2¹¹〜2⁰アドレスビツトはメモリアドレス
１００の2¹¹〜2⁰のアドレスビツトに等しくな
る。

その結果、プログラムは回線制御メモリ８０の
全てのアドレスを意識してアクセスする必要がな
くなり、第２図で示す＃０から＃127迄のアドレ
スインデキシング等のアドレス作成用の処理ステ
ツプが不要となり、32バイト内のアドレスのみ意
識して作成すれば良くなり、処理ステツプ削減に
よる処理能力向上に寄与する。

また、該回線制御メモリ８０の回線アドレス２
００に関する処理が完了すると回線制御プログラ
ムは割込時中断アドレスに復帰すると同時に、ド
レス変換モードレジスタ４０にも復帰命令を送出
して、割り込まれる前の割込レベルの変換モード
に戻して中断した処理を再開する。

第４図は回線制御メモリ８０をアクセスするた
めの回線制御メモリアドレス１２０の2¹¹〜2⁵〜
アドレスビツトが、８個の割込レベルに対応する
処理要求回線アドレスレジスタ７１〜７８に格納
されている回線アドレス２００のうちの１つをア
ドレス変換モードレジスタ４０からの割込レベル
１９０で選択する回路を示すブロツク図である。
また、アドレス変換モードレジスタ４０には、プ
ログラムアクセスモード指定があり、本指定の時
にはプロセツサ１０からのメモリアドレス１００
（第１図、第３図に図示）の2¹¹〜2⁵アドレスがそ
のまま選択されるように割込レベル１９０が出力
される。初期状態、および割込のない状態では、
プログラムアクセスモードに保持される。そして
割込が発生すると、信号１８０を介してモードが
新たに設定される。

それゆえ、従来の通信制御装置は、アドレス変
換レジスタが１個しかないので、割込のつど走査
カウンタが示す回線アドレスをプロセツサが読み
出してアドレス変換レジスタに設定してアドレス
変換を実現している。従がつて優先度の高い割込
が発生するごとに回線制御プログラムが回線アド
レスのセイブリカバリをくり返していたが、本発
明によると回線制御プログラムはセイブリカバリ
の処理が不要となる。

〔発明の効果〕

本発明の通信制御装置は、アドレス変換レジス
タの代りにアドレス変換モードレジスタと複数の
回線アドレスレジスタとを設けることにより、割
込レベルに応じた回線アドレスを選択して供給す
ることができるので、割込時にセイブリカバリが
不要となるため、プログラムステツプ数が軽減で
きるため処理能力が向上するという効果がある。

すなわち、本発明の通信制御装置は、複数の各
割込レベル対応の処理要求回線アドレスレジスタ
と、アドレス変換モードレジスタと、アドレス変
換回路とにより回線制御プログラムからの回線制
御メモリへのアクセスが高いレベルの割込があつ
ても、処理要求回線アドレスのセイブリカバリを
する必要がないので、処理能力が向上できるとい
う効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロツク図、
第２図は第１図に示す回線制御メモリの論理構成
を示すための論理構成図、第３図は第１図に示す
実施例におけるアドレス変換動作を説明するため
のアドレス変換図、第４図は、第１図に示す実施
例におけるアドレス変換に関する主要部を詳細に
示すブロツク図である。 １０……プロセツサ、２０……主メモリ、３０
……回線制御メモリアクセス回路、３１……アド
レス変換回路、４０……アドレス変換モードレジ
スタ、５０……処理要求走査制御回路、６０……
処理要求マスクレジスタ、７０……処理要求回線
アドレスレジスタ群、７１〜７８……処理要求回
線アドレスレジスタ、８０……回線制御メモリ、
９０……回線走査部、９１……回線接続部、１０
０……メモリアドレス、１１０……入出力バス、
１２０……回線制御メモリアドレス、１３０…処
理要求、１４０……割込み信号、１５０，１７
０，１８０……インターフエス信号、１９０……
割込レベル。

Claims (1)

【特許請求の範囲】
1. １ 回路制御プログラムに従つて制御動作を行な
   うプロセツサと、前記回線制御プログラムを格納
   し前記プロセツサから供給されたメモリアドレス
   に従がつて読み出されたプログラムを前記プロセ
   ツサに供給する主メモリと、回路に対応して設け
   られそれぞれ回線制御情報を格納する複数のブロ
   ツクからなる回線制御メモリと、前記プロセツサ
   が処理中の回線を示す割込レベルを格納するアド
   レス変換モードレジスタと、前記回線制御メモリ
   の各ブロツクに対応した回線アドレスを格納する
   複数の回線アドレスレジスタと、前記回線アドレ
   スを前記アドレス変換モードレジスタにより選択
   することによつて得られる回線アドレスと前記メ
   モリアドレス中のブロツク内アドレスからなる回
   線制御メモリアドレスを発生し前記回線制御メモ
   リに供給するアドレス変換回路とを含むことを特
   徴とする通信制御回路。