JPS6238900B2 - - Google Patents

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Publication number
JPS6238900B2
JPS6238900B2 JP54082440A JP8244079A JPS6238900B2 JP S6238900 B2 JPS6238900 B2 JP S6238900B2 JP 54082440 A JP54082440 A JP 54082440A JP 8244079 A JP8244079 A JP 8244079A JP S6238900 B2 JPS6238900 B2 JP S6238900B2
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JP
Japan
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byte
information
signal
timer
data
Prior art date
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Expired
Application number
JP54082440A
Other languages
Japanese (ja)
Other versions
JPS566553A (en
Inventor
Kazuyasu Nagatomi
Jun Myazaki
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
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Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP8244079A priority Critical patent/JPS566553A/en
Publication of JPS566553A publication Critical patent/JPS566553A/en
Publication of JPS6238900B2 publication Critical patent/JPS6238900B2/ja
Granted legal-status Critical Current

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Classifications

    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04QSELECTING
    • H04Q9/00Arrangements in telecontrol or telemetry systems for selectively calling a substation from a main station, in which substation desired apparatus is selected for applying a control signal thereto or for obtaining measured values therefrom
    • H04Q9/14Calling by using pulses

Description

【発明の詳細な説明】 本発明は、伝達情報内容を固定パターンにした
り、情報線を増やす事なく伝達情報を有効に使用
できる様にした通信方式に関する。
DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a communication system that makes it possible to effectively use transmitted information without setting the content of transmitted information in a fixed pattern or increasing the number of information lines.

第1図に示す様に、親機Pにn個の子機C1
oが接続され、親機Pが子機に対して情報収集
を行なう場合、通信方式としては親機P−子機C
間の情報のやりとりを同時には行なわない半二重
調歩同期通信方式が良く用いられる。この場合、
親機Pから子機Cへの情報なのか、子機Cから親
機Pへの情報なのか区別する必要がある。
As shown in Figure 1, a parent unit P has n slave units C 1 to
When C o is connected and base unit P collects information from the slave unit, the communication method is base unit P - slave unit C.
A half-duplex asynchronous communication system is often used in which information is not exchanged at the same time. in this case,
It is necessary to distinguish whether the information is from the parent device P to the handset C or the information from the handset C to the parent device P.

従来、この半二重調歩同期通信方式の場合、親
機・子機がお互いに8ビツト単位(バイト)で2
バイトの送受信を行なつているとすると、親機か
らの情報なのか子機からの情報なのか区別する手
段として第2図に示すように、例えば親機から子
機への情報の1バイト目の8ビツト目の論理を
“1”に固定し、残り7ビツトを子機アドレス情
報とする。親機から子機への2バイト目の8ビツ
ト目は論理“0”に固定し、また子機から親機へ
の情報は2バイトとも8ビツト目を論理“0”に
固定する。
Conventionally, in the case of this half-duplex asynchronous communication method, the master unit and slave unit communicated with each other in 8-bit units (bytes).
When sending and receiving bytes, for example, the first byte of information from the parent device to the child device can be used to distinguish whether the information is from the parent device or the child device, as shown in Figure 2. The logic of the 8th bit is fixed to "1", and the remaining 7 bits are used as slave unit address information. The 8th bit of the 2nd byte from the parent device to the child device is fixed to logic "0", and the 8th bit of both bytes of information from the child device to the parent device is fixed to logic "0".

この様にすれば、通信情報の8ビツト目が論理
“1”であれば親機からの1バイト目の情報であ
り、次の8ビツト目の論理“0”の情報が親機か
らの情報となり、又8ビツト目が論理“0”の情
報は子機が親機に送つている情報であると区別で
きる。
In this way, if the 8th bit of the communication information is a logic "1", it is the first byte of information from the base unit, and the next 8th bit of logic "0" is information from the base unit. In addition, information in which the 8th bit is logic "0" can be distinguished as information being sent from the child device to the parent device.

しかし、通信情報の8ビツト目の論理を“1”
から“0”に常に固定するため、通信情報は7ビ
ツト分しか有効に使用できない。(第2図に従来
の通信情報のビツト構成を示す。) また通信情報8ビツトを全て有効に使う手段と
して、情報ラインとは別に親機からの送信である
かどうかを区別するための情報ラインを1本別に
設けるという方法も行なわれているが、これは親
機−子機間に余分の線を必要とする問題がある。
However, the logic of the 8th bit of communication information is set to “1”.
Since it is always fixed to "0" from 0 to 1, only 7 bits of communication information can be used effectively. (Figure 2 shows the bit structure of conventional communication information.) In addition to the information line, as a means of effectively using all 8 bits of communication information, an information line is used to distinguish whether the transmission is from the base unit or not. A method of providing a separate line has also been used, but this method has the problem of requiring an extra line between the parent unit and the slave unit.

本発明は、上記従来例の欠点を解消するため
に、親機からの情報で区別するのでなく、各子機
で時間監視により、親機からの情報の1文目を検
出し、伝送されている情報が親機からの情報なの
か子機からの情報なのかを区別し、情報の全ての
ビツトを有効に利用する通信方式を提供するもの
である。
In order to solve the above-mentioned drawbacks of the conventional example, the present invention does not differentiate based on the information from the base unit, but detects the first sentence of the information from the base unit by time monitoring in each slave unit, and then transmits the information. The present invention provides a communication method that distinguishes whether the information being received is from the master device or the information from the slave device, and makes effective use of all bits of information.

以下図面により実施例を詳細に説明する。 Embodiments will be described in detail below with reference to the drawings.

第4図は、本発明の子機の実施例を示したもの
で、1は基本周波数発振回路、2は通信インター
フエイス、3は伝送されるシリアル信号をパラレ
ル信号に、また、伝送するパラレル信号をシリア
ル信号に変換するシリアル/パラレル信号変換部
(以下信号変換部と略す)、4は伝送される情報が
1バイト受信されると、1バイト伝送時間以上働
く再トリガ構成のタイマー、5は子機アドレス一
致検出部、6は2バイトを格納するためのデータ
レジスタ、7は1バイト目検出部、8は子機アド
レスが一致すると、2バイト目以降のデータ受信
と、データ受信を完了すると親機へのデータ送信
をただちに開始する内部制御回路であり、9,1
0は送信用データレジスタである。また第5図は
各部の信号波形図である。
FIG. 4 shows an embodiment of the slave unit of the present invention, where 1 is a fundamental frequency oscillation circuit, 2 is a communication interface, and 3 is a serial signal to be transmitted to a parallel signal, and a parallel signal to be transmitted. a serial/parallel signal converter (hereinafter abbreviated as signal converter) that converts the information into a serial signal; 4 is a timer with a re-trigger configuration that operates for more than 1 byte transmission time when 1 byte of transmitted information is received; 5 is a child Device address match detection unit, 6 is a data register for storing 2 bytes, 7 is a 1st byte detection unit, 8 is a device address match detecting unit, and when the child device address matches, it receives data from the second byte onwards, and when data reception is completed, the parent This is an internal control circuit that immediately starts transmitting data to the machine.
0 is a data register for transmission. Moreover, FIG. 5 is a signal waveform diagram of each part.

第6図に受信完了信号dとタイマー信号e、1
バイト目検出信号hの関係を示す。タイマー4の
作動時間Tiは、 Ti>1バイトの伝送時間 に設定する。またタイマー4の信号の立ち下りで
トリガされる再トリガ構成のタイマーである。例
えばTiの設定時間以内に次の受信完了信号d
(第6図Bのd−2)が入力されたとき、ここか
ら再度Ti間タイマーは作動する。この場合、タ
イマー信号eはTi′と延びる。タイマー信号eは
通常“H”レベルである。伝送される情報を何か
1バイト受信し、タイマー4がトリガされるまで
は“H”レベルを保つ。
Fig. 6 shows the reception completion signal d and the timer signal e, 1.
The relationship between the byte-th detection signal h is shown. The operating time Ti of timer 4 is set so that Ti>1 byte transmission time. Further, this timer has a re-trigger configuration in which it is triggered at the falling edge of the signal of timer 4. For example, the next reception completion signal d within the set time of Ti
When (d-2 in FIG. 6B) is input, the Ti timer starts operating again from here. In this case, the timer signal e extends to Ti'. Timer signal e is normally at "H" level. It maintains the "H" level until it receives one byte of transmitted information and the timer 4 is triggered.

今、各子機においてタイマー信号eが“H”レ
ベルであるとする。ここで親機が子機に対してデ
ータ集収を行なうために、第3図の様なビツト構
成で1バイト目の情報を送信した場合の各子機の
動作を第5図に示す信号波形で説明する。aは親
機←→子機間の信号波形である。各子機は、このシ
リアル情報b−1を受信すると信号変換部3は、
受信パラレルデータf−1と受信完了信号d−1
を出力する。この受信完了信号dの時間Tdは、 Td<1バイトの伝送時間 に設定する。受信完了信号d−1の立下りでタイ
マー4にトリガがかかりタイマー信号eは“L”
レベルになる。もしここで受信パラレルデータf
−1と子機のアドレスが一致していれば、すなわ
ち、親機が情報を送ろうとしている子機のアドレ
ス一致検出部5は、一致信号gを出力する。1バ
イト目検出部7はタイマー信号eが“H”であ
り、一致信号gが“H”の時のみ1バイト目検出
信号hを出力し、この信号を受けると内部制御回
路8は動作を始める。一致信号gが“H”となら
ない他の子機は、親機からの1バイト目の信号
(ないし受信完了信号)によりタイマー4が
“L”となるだけで内部制御回路8は動作を始め
ない。
Assume that the timer signal e is now at the "H" level in each slave device. Here, in order to collect data from the slave unit, the operation of each slave unit when transmitting the first byte of information with the bit configuration as shown in Figure 3 is shown in the signal waveform shown in Figure 5. explain. a is a signal waveform between the parent device and the slave device. When each handset receives this serial information b-1, the signal converter 3
Received parallel data f-1 and reception completion signal d-1
Output. The time Td of this reception completion signal d is set to Td<1 byte transmission time. When the reception completion signal d-1 falls, the timer 4 is triggered and the timer signal e goes “L”.
become the level. If the received parallel data f
-1 and the address of the slave unit, that is, the address matching detection unit 5 of the slave unit to which the base unit is about to send information outputs a match signal g. The first byte detection unit 7 outputs the first byte detection signal h only when the timer signal e is "H" and the coincidence signal g is "H", and upon receiving this signal, the internal control circuit 8 starts operating. . In other handsets for which the match signal g does not become "H", the timer 4 only becomes "L" due to the first byte signal (or reception completion signal) from the parent device, and the internal control circuit 8 does not start operating. .

次に親機から続けて2バイト目(b−2)を受
信した場合、各子機の信号変換部3は親機からの
1バイト目と同様に受信完了信号d−2と受信パ
ラレル信号f−2を出力する。受信完了信号d−
2の立下りでタイマー4は再トリガがかかり再び
Ti間“L”を保つ。2バイト目の受信データが
偶然に子機アドレスと一致(g′)してもタイマー
信号eが“L”であるため、1バイト目検出信号
hは得られない。この様にして、タイマー信号e
が“H”である間に受信される情報を全て親機か
らの1バイト目の情報として扱えば、第2図の従
来のビツト構成の様に固定ビツトを設けて親機か
らの情報なのか子機からの情報なのか区別する必
要はなくなる。
Next, when the second byte (b-2) is successively received from the base unit, the signal converter 3 of each slave unit receives the reception completion signal d-2 and the received parallel signal f in the same way as the first byte from the base unit. -2 is output. Reception completion signal d-
At the falling edge of 2, timer 4 is retriggered and restarts.
Keep “L” during Ti. Even if the received data of the second byte coincides with the handset address (g') by chance, the first byte detection signal h cannot be obtained because the timer signal e is "L". In this way, the timer signal e
If all the information received while is "H" is treated as the first byte information from the base unit, then a fixed bit can be provided like the conventional bit configuration shown in Figure 2 to determine if the information is from the base unit. There is no longer a need to distinguish whether the information is from a slave device or not.

子機アドレスが一致し、2バイトを受信完了し
た子機は、子機の情報を親機へ送信する。1バイ
ト検出信号hが入力されると内部制御回路8は動
作を始め、送信用データレジスタ制御信号kを出
力し、送信準備をする。2バイト目b−2が受信
されると、受信パラレルデータf−2を保存する
ためにラツチ信号iを出力し、データレジスタ6
が2バイト目の受信データを保存すると内部制御
回路8は子機のデータの送信を始める。まず子機
の1バイト目の送信信号j−1を出力し、信号変
換部3に送信を開始させる。信号変換部3は、送
信パラレルデータm−1をシリアル信号に変換し
送信を始める。(c−1)内部制御回路8は、送
信信号j−1を出力すると送信用データレジスタ
制御信号lを出力し2バイト目送信準備をする。
1バイトの伝送時間は一定であるので、送信信号
j−1を出力してから1バイト伝送時間経過後2
バイト目の送信信号j−2を出力し、信号変換部
3は今度は送信パラレルデータm−2をシリアル
信号に変換し送信する。(c−2) また、子機アドレスが一致しなかつた子機は、
子機アドレスが一致した子機が送信している情報
も受信する事になるが、この場合、第6図Cに示
す様に受信完了信号d−2の立ち下りから受信信
号d−3の立ち下りまでの時間よりタイマー4の
設定時間Tiを長くしておけば、タイマー信号e
は子機が情報を伝送している間も“L”を保つの
で、アドレスが一致しなかつた子機がアドレスが
一致した子機が送信する情報を親機からの情報と
して受信する事はない。
When the handset addresses match and the handset has completed receiving 2 bytes, it sends the handset information to the base. When the 1-byte detection signal h is input, the internal control circuit 8 starts operating, outputs the transmission data register control signal k, and prepares for transmission. When the second byte b-2 is received, a latch signal i is output to save the received parallel data f-2, and the data register 6
When the second byte of received data is stored, the internal control circuit 8 starts transmitting data to the slave device. First, the first byte transmission signal j-1 of the slave unit is outputted, and the signal converter 3 is caused to start transmission. The signal converter 3 converts the transmission parallel data m-1 into a serial signal and starts transmission. (c-1) When the internal control circuit 8 outputs the transmission signal j-1, it outputs the transmission data register control signal l and prepares to transmit the second byte.
Since the transmission time of 1 byte is constant, 2
After outputting the byte-th transmission signal j-2, the signal converter 3 converts the transmission parallel data m-2 into a serial signal and transmits it. (c-2) Also, if the handset address does not match,
The information sent by the handset with the matching handset address will also be received, but in this case, as shown in Figure 6C, from the falling edge of the reception completion signal d-2 to the falling edge of the received signal d-3. If the set time T i of timer 4 is made longer than the time until the descent, the timer signal e
stays “L” even while the handset is transmitting information, so a handset with an unmatched address will not receive information sent by a handset with a matching address as information from the base unit. .

すなわちTiは Ti>1バイトの伝送時間 +子機が親機からの2バイト目を受信完了後から子機情報を送信するまでの処理時間 となる。この様にTiを設定すれば問題なく情報
伝達が行なわれるが、タイマー信号eが再び
“H”になるまでは、新たに情報収集はできな
い。
That is, T i is the transmission time of T i >1 byte + the processing time from when the slave unit completes receiving the second byte from the base unit until transmitting the slave unit information. If T i is set in this way, information can be transmitted without any problem, but new information cannot be collected until the timer signal e becomes "H" again.

2バイトの送受信伝送について説明したが伝送
情報が何バイトであつてかまわない。また親機−
子機間の情報伝達だけでなく、子機−子機間の情
報伝達も可能である。
Although 2-byte transmission/reception transmission has been described, it does not matter how many bytes the transmitted information is. Also, the main unit
Not only information transmission between handsets, but also information transmission between handsets is possible.

以上の様に、本発明によれば 各子機で伝送される情報の1バイト目を検出
するタイマーを具備する事により、親機からの
情報の1バイト目なのか、子機からの1バイト
目なのかを区別する固定ビツトや情報ラインを
設ける必要がない。
As described above, according to the present invention, by providing a timer that detects the first byte of information transmitted by each slave unit, it is possible to determine whether the first byte of information from the base unit or the first byte from the slave unit is detected. There is no need to provide fixed bits or information lines to distinguish between eyes.

情報データに固定ビツトが必要ないため、情
報内容の全てのビツトを有効に情報として使用
できる。
Since fixed bits are not required for information data, all bits of the information content can be effectively used as information.

情報ラインが必要ないため、親機・子機間の
接続線が少ない。
Since no information line is required, there are fewer connection lines between the parent unit and slave units.

タイマーが作動している間は新たな情報集収
は禁止となるが、タイマーが復帰すれば、親
機・子機間の通信だけでなく、子機間の通信も
可能である。
While the timer is running, new information collection is prohibited, but once the timer returns, communication is possible not only between the base unit and the slave unit, but also between the slave units.

子機が親機にデータ伝送する際の時間待ちが
ないので通信速度が速い。
There is no waiting time when the child device transmits data to the parent device, so the communication speed is fast.

アドレス一致した子機のみ動作するので低消
費電力である。
Low power consumption is achieved because only the handsets with matching addresses operate.

等の多大の効果を得ることができる。It is possible to obtain many effects such as:

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は、システムの全体構成図、第2図は、
従来の通信情報のビツト構成を示す図、第3図
は、本発明による通信情報のビツト構成を示す
図、第4図は、本発明による子機の構成を示す
図、第5図は、第4図に示した子機の各部におけ
る信号波形図、第6図は、信号波形図である。 1……発振回路、2……通信インターフエイ
ス、3……シリアル/パラレル信号変換部、4…
…タイマー、5……子機アドレス一致検出部、6
……データレジスタ、7……1バイト目検出部、
8……内部制御回路、9,10……送信用データ
レジスタ。
Figure 1 is an overall configuration diagram of the system, Figure 2 is:
3 is a diagram showing the bit configuration of communication information according to the present invention, FIG. 4 is a diagram showing the configuration of a slave unit according to the present invention, and FIG. FIG. 4 is a signal waveform diagram at each part of the handset, and FIG. 6 is a signal waveform diagram. 1...Oscillation circuit, 2...Communication interface, 3...Serial/parallel signal converter, 4...
...Timer, 5...Slave unit address matching detection unit, 6
...Data register, 7...1st byte detection section,
8... Internal control circuit, 9, 10... Data register for transmission.

Claims (1)

【特許請求の範囲】[Claims] 1 親機にn個の子機が接続され、データ収集・
通信を行なうデータ伝送で、伝送されるシリアル
信号をパラレル信号に、また、伝送するパラレル
信号をシリアル信号に変換するシリアル/パラレ
ル信号変換部と、伝送される情報を1バイト受信
すると1バイト伝送時間+子機が親機からのデー
タ受信完了後から子機情報を伝送するまでの時間
以上動作する再トリガ構成のタイマーと、前記タ
イマーが動作していない時に受信したデータを1
バイト目とする一バイト目検出部と、1バイト目
をアドレス情報として子機アドレスの一致を検出
する子機アドレス一致検出部と、子機アドレスが
一致すると2バイト目以降のデータ受信と、デー
タ受信を完了すると親機へのデータ送信を開始す
る内部制御回路を各子機に具備したことを特徴と
する通信方式。
1 n number of slave units are connected to the base unit, data collection and
In data transmission for communication, there is a serial/parallel signal converter that converts the transmitted serial signal into a parallel signal and the transmitted parallel signal into a serial signal, and when one byte of transmitted information is received, one byte transmission time + A timer with a re-trigger configuration that operates for more than the time from when the slave unit completes data reception from the base unit until it transmits the slave unit information, and a timer with a re-trigger configuration that operates for more than the time after the slave unit completes data reception from the base unit until it transmits the slave unit information, and a timer that uses the received data when the timer is not operating
A first byte detection section treats the first byte as the byte, a handset address match detection section uses the first byte as address information to detect a match between the handset addresses, and when the handset addresses match, it receives the data from the second byte onwards, and the data A communication method characterized in that each slave unit is equipped with an internal control circuit that starts data transmission to the base unit when reception is complete.
JP8244079A 1979-06-29 1979-06-29 Communication system Granted JPS566553A (en)

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JPS566553A JPS566553A (en) 1981-01-23
JPS6238900B2 true JPS6238900B2 (en) 1987-08-20

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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0273676U (en) * 1988-11-24 1990-06-05
US7300045B2 (en) 2004-09-28 2007-11-27 Toshiba Tec Kabushiki Kaisha Waiting tray for sheet processing tray

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5260508A (en) * 1975-11-14 1977-05-19 Nippon System Kogyo Kk Frame synchronizing system
JPS53146083A (en) * 1977-05-25 1978-12-19 Bon Denki Kk Control system for watching great distance

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5260508A (en) * 1975-11-14 1977-05-19 Nippon System Kogyo Kk Frame synchronizing system
JPS53146083A (en) * 1977-05-25 1978-12-19 Bon Denki Kk Control system for watching great distance

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