JPS623857Y2 - - Google Patents

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JPS623857Y2
JPS623857Y2 JP1977122209U JP12220977U JPS623857Y2 JP S623857 Y2 JPS623857 Y2 JP S623857Y2 JP 1977122209 U JP1977122209 U JP 1977122209U JP 12220977 U JP12220977 U JP 12220977U JP S623857 Y2 JPS623857 Y2 JP S623857Y2
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transistor
switch
resistor
base
collector
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JP1977122209U
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Description

【考案の詳細な説明】 本考案は多連動プツシユスイツチ、すなわち複
数個のスイツチのうちの1個のスイツチを押圧す
るとこのスイツチがロツクされ、この状態で他の
スイツチを押圧すると前にロツクされていたスイ
ツチが元に戻り、押圧されたスイツチのみがロツ
クされるように構成されたスイツチの誤使用、誤
操作対策に関するものである。
[Detailed description of the invention] This invention is a multi-interlocking push switch, that is, when one switch out of multiple switches is pressed, this switch is locked, and when another switch is pressed in this state, it is locked previously. This invention relates to countermeasures against misuse and erroneous operation of a switch configured so that the switch returns to its original state and only the pressed switch is locked.

従来、多連動プツシユスイツチにおいて、例え
ば2個以上のスイツチを無理に押圧すれば2個共
ロツクされることがあり、又、スイツチの切換時
に切換えるスイツチを中途半端に押圧すると切換
えるスイツチも、前にロツクされていたスイツチ
も全てスイツチがロツクされない状態になる場合
があることは周知の通りである。
Conventionally, in multi-interlocking push switches, for example, if you forcefully press two or more switches, both of them may become locked, and if you press the switch halfway when changing the switch, the switch that is to be changed may also be locked before. It is well known that all the switches that have been locked may become unlocked.

本考案はこの様な状態の時に信号を発生させて
誤動作を防止する安価な回路を提供するものであ
る。以下、本考案の一実施例について図面と共に
説明する。図においてSA,SB,SCは、多連動
スイツチを構成するスイツチを示す。スイツチS
A,SB,SCの共通端子には電圧V1が供給されて
おり、いずれかのスイツチをオンにすると、(図
ではSAのみがオン)出力端子に電圧V1が出力さ
れる。スイツチSA,SB,SCの出力端子a,
b,cには抵抗RA,RB,RCと直列に逆電流防
止用ダイオードDA,DB,DCが接続され、ダイ
オードDA〜DCのカソード側は結合されて、共通
抵抗R1を介して接地されている。従つてX点に
は、例えばスイツチSA,SB,SCのうちのいず
れか1つを押圧した時は抵抗RAあるいは抵抗R
B、あるいは抵抗RCと共通抵抗R1とでV1を分割
した値E1が出力され、いずれか2つのスイツチ
を押圧した時はV1を抵抗RA,RB,RCのいずれ
か2つの抵抗の並列抵抗値と共通抵抗R1とで分
割した値E2が出力され、3つのスイツチを同時
に押圧した時はV1を抵抗RA,RB,RCの並列抵
抗値と共通抵抗R1とで分割した値E3が出力され
る。言うまでもなくE1<E2<E3となる。X点を
トランジスタT1のベースに接続し、このトラン
ジスタT1のエミツタに抵抗R2,R3で電源電圧V2
を分圧した値ESを印加し、このESをトランジス
タT1のベース電位がE1より大なる時トランジス
タT1がオンするように設定すればスイツチSA
Cのうちの2個以上を押圧した時、即ちトラン
ジスタT1のベース電位がE2或いはE3になつた時
にトランジスタT1はオンし、トランジスタT1
コレクタ電位は低下させてこのトランジスタT3
のコレクタ側のY点からローレベルの信号(以下
“L”信号という)が出力される。なおR4はトラ
ンジスタT1のコレクタ抵抗、R5はトランジスタ
T3のベース電流制限抵抗、R6はトランジスタT3
のコレクタ抵抗である。更にDA,DB,DCの共
通カソードを抵抗R7を介してトランジスタT4
ベースに供給し、トランジスタT4のコレクタ出
力を抵抗R8を介して上記トランジスタT3のベー
スに接続することに依り、スイツチSA,SB,S
Cのいずれもがオフの時、即ちいずれのスイツチ
も押圧されない状態の時、トランジスタT4がオ
フ、トランジスタT3がオンとなり、やはりY点
からL信号が出力される。なおR9はトランジス
タT4のコレクタ抵抗である。上記L信号は例え
ばラジオ受信機であればFM,AM等の検波出力
を低周波増幅段に供給しない様にするとか、警告
ランプをつける等により多連動プツシユスイツチ
の誤使用、誤操作によるセツトの誤動作を防止す
ることができる。
The present invention provides an inexpensive circuit that generates a signal under such conditions to prevent malfunctions. An embodiment of the present invention will be described below with reference to the drawings. In the figure, S A , S B , and S C indicate switches forming a multi-interlock switch. Switch S
A voltage V 1 is supplied to the common terminal of A , SB , and SC , and when any switch is turned on (only S A is turned on in the figure), voltage V 1 is output to the output terminal. Output terminals a of switches S A , S B , S C ,
Reverse current prevention diodes D A , D B , D C are connected in series with resistors R A , R B , R C to b and c , and the cathodes of the diodes D A to D C are connected to form a common resistance. Grounded through R1 . Therefore, for example, when any one of the switches S A , S B , and S C is pressed, the resistance R
B , or the value E 1 obtained by dividing V 1 by resistor R C and common resistor R 1 is output, and when any two switches are pressed, V 1 is divided by resistor R A , R B , or R C A value E 2 divided by the parallel resistance value of the two resistors and the common resistance R 1 is output, and when three switches are pressed at the same time , V 1 is shared with the parallel resistance value of the resistors R A , R B , and R C. The value E3 divided by the resistor R1 is output. Needless to say, E 1 < E 2 < E 3 . Connect the point
By applying a voltage-divided value E S and setting this E S so that the transistor T 1 is turned on when the base potential of the transistor T 1 is greater than E 1 , the switch S A ~
When two or more of S C are pressed, that is, when the base potential of transistor T 1 reaches E 2 or E 3 , transistor T 1 is turned on, and the collector potential of transistor T 1 is lowered to 3
A low level signal (hereinafter referred to as an "L" signal) is output from the Y point on the collector side of the circuit. Note that R 4 is the collector resistance of transistor T 1 , and R 5 is the transistor
Base current limiting resistor of T 3 , R 6 is transistor T 3
is the collector resistance of Further, the common cathode of D A , D B , and D C is supplied to the base of the transistor T 4 via the resistor R 7 , and the collector output of the transistor T 4 is connected to the base of the transistor T 3 via the resistor R 8 . Depending on the case, switches S A , S B , S
When all of the switches C are off, that is, when no switch is pressed, the transistor T4 is off and the transistor T3 is on, and an L signal is also output from the Y point. Note that R9 is the collector resistance of transistor T4 . For example, in the case of a radio receiver, the above-mentioned L signal can be used to prevent malfunction of the set due to incorrect use or operation of the multi-linked push switch by preventing the detection output of FM, AM, etc. from being supplied to the low frequency amplification stage, or by turning on a warning lamp. It can be prevented.

なおコンデンサC1はスイツチSA〜SCの切換
途中で一時的にスイツチSA〜SCが全てオフ状
態、或いは2個以上のスイツチがオンになつた場
合、Y点にL信号が出力されるのを防ぐため抵抗
R1,R8と組み合わせてフイルタを構成するもの
である。また多連動スイツチで、2個以上のボタ
ンが押圧されない構造になつているものはトラン
ジスタT1,T2抵抗R2,R3,R4,R5が不要にな
る。すなわち全てのスイツチボタンが押圧されな
い状態のみを考えれば良い。
Note that capacitor C1 outputs an L signal to point Y when all switches S A to S C are temporarily turned off during switching between them , or when two or more switches are turned on. resistance to prevent
It constitutes a filter in combination with R 1 and R 8 . Furthermore, in the case of a multi-interlock switch in which two or more buttons are not pressed, the transistors T 1 and T 2 and the resistors R 2 , R 3 , R 4 and R 5 are not required. In other words, it is sufficient to consider only the state in which all switch buttons are not pressed.

以上説明したように本考案のスイツチ回路によ
れば多連動スイツチの誤使用、誤操作に対し、簡
単で安価な対策回路が得られる。
As explained above, according to the switch circuit of the present invention, a simple and inexpensive countermeasure circuit can be obtained against misuse and erroneous operation of a multi-interlock switch.

【図面の簡単な説明】[Brief explanation of the drawing]

図面は本考案の一実施例におけるスイツチ回路
を示す回路図である。 SA,SB,SC……多連動プツシユスイツチを
構成するスイツチ、RA,RB,RC……抵抗、R1
……共通抵抗、V1………電源電圧。
The drawing is a circuit diagram showing a switch circuit in an embodiment of the present invention. S A , S B , S C ... Switches constituting a multi-interlock push switch, R A , R B , R C ... Resistance, R 1
……Common resistance, V 1 ……Power supply voltage.

Claims (1)

【実用新案登録請求の範囲】[Scope of utility model registration request] 共通端子に電圧が印加され、複数のスイツチ出
力端子にそれぞれ抵抗と逆流防止用ダイオードの
直列回路が挿入された多連動プツシユスイツチ
と、上記複数の直列回路の各々のダイオードのカ
ソード共通接続点に抵抗を介してベースが接続さ
れ、エミツタが接地された第1のトランジスタ
と、この第1のトランジスタのコレクタに抵抗を
介してアースとの間にコンデンサを有するベース
が接続され、エミツタが接地された第2のトラン
ジスタと、上記ダイオードのカソード共通接続点
とアースとの間に設けた分割抵抗と、この分割抵
抗と上記カソード共通接続点の接続点にベースが
接続された第3のトランジスタと、この第3のト
ランジスタのコレクタにベースが抵抗され、コレ
クタが上記第2のトランジスタのベースに接続さ
れた第4のトランジスタを備え、かつ上記第3の
トランジスタはそのエミツタ電位に比し上記多連
動プツシユスイツチのうちの2個以上のスイツチ
を押圧した時の分割抵抗によるベース電位が大き
くなることによりオンするように構成したことを
特徴とするスイツチ回路。
A multi-interlock push switch has a voltage applied to a common terminal, a series circuit of a resistor and a reverse current prevention diode is inserted into each of the plurality of switch output terminals, and a resistor is connected to a common connection point between the cathodes of the diodes of each of the plurality of series circuits. a first transistor whose base is connected through the transistor and whose emitter is grounded; and a second transistor whose base is connected to the collector of the first transistor and which has a capacitor connected to the ground through a resistor and whose emitter is grounded. a divided resistor provided between the cathode common connection point of the diode and the ground, a third transistor whose base is connected to the connection point between the divided resistor and the cathode common connection point; a fourth transistor whose base is resisted by the collector of the transistor, and whose collector is connected to the base of the second transistor; A switch circuit characterized in that when two or more switches are pressed, the switch circuit is turned on by increasing the base potential due to the divided resistors.
JP1977122209U 1977-09-09 1977-09-09 Expired JPS623857Y2 (en)

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JPS5448355U JPS5448355U (en) 1979-04-04
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5722662U (en) * 1980-07-11 1982-02-05

Patent Citations (1)

* Cited by examiner, † Cited by third party
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JPS5722662U (en) * 1980-07-11 1982-02-05

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JPS5448355U (en) 1979-04-04

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