JPS6016022Y2 - Latching relay drive circuit - Google Patents

Latching relay drive circuit

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JPS6016022Y2
JPS6016022Y2 JP10098479U JP10098479U JPS6016022Y2 JP S6016022 Y2 JPS6016022 Y2 JP S6016022Y2 JP 10098479 U JP10098479 U JP 10098479U JP 10098479 U JP10098479 U JP 10098479U JP S6016022 Y2 JPS6016022 Y2 JP S6016022Y2
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transistor
circuit
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resistor
base
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義衛 渡里
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松下電工株式会社
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Description

【考案の詳細な説明】 本考案はラッチングリレー駆動回路に関する。[Detailed explanation of the idea] The present invention relates to a latching relay drive circuit.

従来、この種のラッチングリレー駆動回路は、第4図a
に示すような電圧V。
Conventionally, this type of latching relay drive circuit is shown in Fig. 4a.
A voltage V as shown in .

′が第3図の制御回路2′からトリガ回路1′へ印加さ
れると、先ず抵抗R工′、ツェナーダイオードzd′、
抵抗R,/の直列回路に電流が流れ、トランジスタT1
′、T2′が導通する。
When ' is applied from the control circuit 2' of FIG. 3 to the trigger circuit 1', first the resistor R', the Zener diode zd',
Current flows through the series circuit of resistors R, /, and transistor T1
', T2' become conductive.

これにより、抵抗R2′と充放電回路3′のダイオード
D′との接続点の電圧V□′は第4図すに示すように急
峻に立ち上がる。
As a result, the voltage V□' at the connection point between the resistor R2' and the diode D' of the charge/discharge circuit 3' rises steeply as shown in FIG.

前記電圧V□′はダイオードD′、コンデンサ01′、
ラッチングリレー4′の直列回路に印加されコンデンサ
C1′に充電が行なわれる。
The voltage V□' is connected to a diode D', a capacitor 01',
The voltage is applied to the series circuit of latching relay 4', and capacitor C1' is charged.

前記コンデンサ01′への充電の開始時、即ちトリガ回
路1′の出力電圧Vz’が高くなる時に充放電回路3′
のトランジスタT3′のベース・コレクタ間の接合容量
にも短期間の間充電電流が流れ込み、トランジスタT4
′のベースにベース電流として与えられる。
At the start of charging the capacitor 01', that is, when the output voltage Vz' of the trigger circuit 1' becomes high, the charging/discharging circuit 3'
A charging current also flows into the junction capacitance between the base and collector of transistor T3' for a short period of time, causing transistor T4 to
′ as a base current.

更にはトランジスタT5′にもベース電流が流れ込み、
導通状態となりトリガ回路1′の出力端からダイオード
D′及びトランジスタT3’9 T4’9 ’r5’の
回路に電流I″が与えられることとなる。
Furthermore, the base current flows into transistor T5',
It becomes conductive and a current I'' is applied from the output terminal of the trigger circuit 1' to the circuit including the diode D' and the transistors T3'9 T4'9 'r5'.

前記電流1//は第4図Cに示すようにダイオードD′
に充電電流1′が流れてトランジスタT3′のベース・
エミッタ間を逆方向にバイアスすると停止されるが、回
路に制限抵抗がなしので数μsecの間とはいえ過大と
なる虞がありトランジスタT、′の破壊・消費電力の増
大等を生じる欠点があった。
The current 1// is connected to the diode D' as shown in FIG. 4C.
Charging current 1' flows through the base of transistor T3'.
If the emitters are biased in the opposite direction, it will be stopped, but since there is no limiting resistor in the circuit, there is a risk that the voltage will become excessive even if it is only for a few microseconds, which has the disadvantage of causing destruction of the transistors T,' and an increase in power consumption. Ta.

すなわち、トランジスタTslt本来、制御回路2′か
らの印加電圧■。
In other words, the voltage applied to the transistor Tslt originally from the control circuit 2'.

′が除去された際に導通してコンデンサC□′に対しラ
ッチングリレー4′を接続せしめるためであるため、そ
の電流容量は制御回路2′の電源電圧を■、ラッチング
リレー4′のコイル抵抗をr(通常、数10c〜100
0Ω)とすると1 、V ■・。
This is to connect the latching relay 4' to the capacitor C□' through conduction when ' is removed, so its current capacity is determined by the power supply voltage of the control circuit 2' and the coil resistance of the latching relay 4'. r (usually several 10c to 100
0Ω), then 1, V ■・.

なる電流には十分に耐え得るように設計しである。It is designed to withstand sufficient current.

しかしながら、前述の如く、制御回路2′からの電圧の
立ち上り時にトランジスタT3′のベース・コレクタ容
量によってトランジスタT5’が誤ってオンした場合に
は、トランジスタT5’のコレクタ・エミッタは制御回
路2′の出力端子間にトランジスタT1′、T2′によ
る半導体スイッチの主回路およびダイオードD′を介し
て直接に接続されるため、その電流値■“は ■″99トランジスタT5’ン 抗 となり、はぼ完全なショート状態となる。
However, as described above, if the transistor T5' is erroneously turned on by the base-collector capacitance of the transistor T3' when the voltage from the control circuit 2' rises, the collector-emitter of the transistor T5' will be turned on by the base-collector capacitance of the transistor T3'. Since the output terminals are directly connected via the main circuit of the semiconductor switch made up of transistors T1' and T2' and the diode D', the current value becomes an almost perfect resistance. A short circuit occurs.

実際には、電源電圧12Vに対し数Aの電流が流れるこ
とが確認されており、またトランジスタT4′、T5′
の破壊耐量は上述の例にあっては数100mA程度であ
ることから、その導通時間は数μsecであっても瞬時
にして破壊に至るものである。
In reality, it has been confirmed that a current of several amperes flows for a power supply voltage of 12V, and transistors T4' and T5'
In the above-mentioned example, the breakdown withstand capacity is about several hundred milliamperes, so even if the conduction time is several microseconds, the breakdown will occur instantly.

この欠点を除去するためにトランジスタT5′のコレク
タ回路に制限抵抗を挿入してもよいが、これではコンデ
ンサC1′の放電電流も抑制されることとなりラッチン
グリレー4′を動作せしめ得ない。
In order to eliminate this drawback, a limiting resistor may be inserted into the collector circuit of the transistor T5', but this would also suppress the discharge current of the capacitor C1', making it impossible to operate the latching relay 4'.

一方、トランジスタL′のベース・コレクタ間の接合容
量の充電電流をトランジスタT、′に与えないで抵抗R
5′を介して除去してもよいが、これでは抵抗R5′の
値を小さくしなければならず、コンデンサ01′の放電
時にトランジスタT、′のベースN流が不足し、ラッチ
ングリレー4′を動作せしめ得ない。
On the other hand, without applying the charging current of the junction capacitance between the base and collector of the transistor L' to the transistor T,
5', but this requires the value of resistor R5' to be small, and when the capacitor 01' is discharged, the base N current of the transistor T,' is insufficient, causing the latching relay 4' to be removed. I can't get it to work.

本考案は、上述の欠点を除去したラッチングリレー駆動
回路を提供しようとするものである。
The present invention aims to provide a latching relay drive circuit that eliminates the above-mentioned drawbacks.

以下図面に沿って本考案のラッチングリレー駆動回路を
説明する。
The latching relay drive circuit of the present invention will be explained below with reference to the drawings.

第1図において、1ぽ制御回路2の出力端に接続された
トリガ回路で、前記制御回路2の出力信号に応じて適宜
の出力を送出する。
In FIG. 1, a trigger circuit connected to the output end of the 1po control circuit 2 sends out an appropriate output according to the output signal of the control circuit 2. In FIG.

3は前記トリガ回路1の出力端に接続された充放電回路
で、出力端に第1のコンデンサC1とラッチングリレー
4との直列回路が挿入されており、前記トリガ回路1の
出力に応じて前記第1のコンデンサC□の充放電を行な
い前記ラッチングリレー4を動作せしめる。
3 is a charging/discharging circuit connected to the output end of the trigger circuit 1, into which a series circuit of a first capacitor C1 and a latching relay 4 is inserted; The latching relay 4 is operated by charging and discharging the first capacitor C□.

T1は前記トリガ回路1のPNP型の第1のトランジス
タで、エミッタが前記制御回路2の出力端の一方に接続
されている。
T1 is a PNP type first transistor of the trigger circuit 1, and its emitter is connected to one of the output terminals of the control circuit 2.

T2はNPN型の第2のトランジスタで、ベースが前記
第1のトランジスタT1のコレクタに接続され、コレク
タが前記第1のトランジスタT1のベースに接続されて
ぃ′る。
T2 is a second NPN transistor whose base is connected to the collector of the first transistor T1 and whose collector is connected to the base of the first transistor T1.

R1は第1の抵抗で、前記第1のトランジスタT、のエ
ミッタ・ベース間に挿入されている。
R1 is a first resistor, which is inserted between the emitter and base of the first transistor T.

R2は第2の抵抗で、前記第2のトランジスタT2ノヘ
ース・エミッタ間に挿入されている。
R2 is a second resistor, which is inserted between the base and emitter of the second transistor T2.

zdはツェナーダイオードで、前記第1のトランジスタ
T□のベースと制御回路2の出力端の他方との間に挿入
されている。
zd is a Zener diode inserted between the base of the first transistor T□ and the other output terminal of the control circuit 2.

R3は第3の抵抗で、前記ツェナーダイオードzdと制
御回路2の出力端の他方との間に挿入されている。
R3 is a third resistor, and is inserted between the Zener diode zd and the other output terminal of the control circuit 2.

R4は第4の抵抗で、前記第2のトランジスタT2のエ
ミッタと制御回路2の出力端の他方との間に挿入されて
いる。
R4 is a fourth resistor, which is inserted between the emitter of the second transistor T2 and the other output terminal of the control circuit 2.

Dは前記充放電回路3のダイオードで、前記第2のトラ
ンジスタT2のエミッタと第1のコンデンサC□との間
に挿入されている。
D is a diode of the charging/discharging circuit 3, which is inserted between the emitter of the second transistor T2 and the first capacitor C□.

T3ハPNP型(7)第3のトランジスタで、エミッタ
が前記ダイオードDと第1のコンデンサC□との接続点
に接続されており、ベースが前記第2.第4の抵抗R2
゜R4の接続点に接続されている。
T3 is a PNP type (7) third transistor, the emitter of which is connected to the connection point between the diode D and the first capacitor C□, and the base connected to the second... Fourth resistor R2
゜Connected to the connection point of R4.

T4は前記第3のトランジスタT3にダーリントン接続
されたPNP型の第4のトランジスタで、コレクタが前
記第3のトランジスタT3のエミッタに接続され、ベー
スが前記第3のトランジスタT3のコレクタに接続され
ている。
T4 is a PNP type fourth transistor that is Darlington connected to the third transistor T3, and has a collector connected to the emitter of the third transistor T3, and a base connected to the collector of the third transistor T3. There is.

T、は前記第4のトランジスタT。にダーリントン接続
されたPNP型の第5のトランジスタで、コレクタが前
記第4のトランジスタT4のコレクタに接続され、ベー
スが前記第4のトランジスタT、のエミッタに接続され
、且つエミッタが前記ラッチングリレー4と制御回路と
の接続点に接続されている。
T is the fourth transistor T. A PNP type fifth transistor is Darlington-connected to the latching relay 4, and has a collector connected to the collector of the fourth transistor T4, a base connected to the emitter of the fourth transistor T, and an emitter connected to the latching relay 4. and the control circuit.

R6は第5の抵抗で、前記第4のトランジスタT、のベ
ースと前記第5のトランジスタT5のエミッタとの間に
挿入されている。
R6 is a fifth resistor, which is inserted between the base of the fourth transistor T and the emitter of the fifth transistor T5.

C2は第2のコンデンサで、前記第5の抵抗R6に並列
に接続されている。
C2 is a second capacitor, which is connected in parallel to the fifth resistor R6.

而して、制御回路2の出力端から第2図aに示すような
波形の出力電圧V。
Thus, an output voltage V having a waveform as shown in FIG. 2a is produced from the output terminal of the control circuit 2.

がトリガ回路1に印加されると、前記出力電圧V。is applied to the trigger circuit 1, the output voltage V.

が所定値に達した時、ツェナーダイオード2.が導通し
、第1の抵抗R□、ツェナーダイオードZd、第3の抵
vcR3の直列回路に電流が流れる。
reaches a predetermined value, Zener diode 2. becomes conductive, and current flows through the series circuit of the first resistor R□, the Zener diode Zd, and the third resistor vcR3.

これにより第1のトランジスタT□のベース・エミッタ
間の電圧が0.6V以上となり第1のトランジスタT1
は導通する。
As a result, the voltage between the base and emitter of the first transistor T□ becomes 0.6V or more, and the first transistor T1
is conductive.

第1のトランジスタT1が導通ずると第2の抵抗R2,
R4の直列回路に電流が流れはじめる。
When the first transistor T1 becomes conductive, the second resistor R2,
Current begins to flow in the series circuit of R4.

これにより第2のトランジスタT2のベース・エミッタ
間の電圧が0.6V以上となり第2のトランジスタT2
も導通ずる。
As a result, the voltage between the base and emitter of the second transistor T2 becomes 0.6V or more, and the second transistor T2
It also conducts.

第1のトランジスタT1の導通後第2のトランジスタT
2の導通までの所要時間は微小であり、第2の抵抗R2
とダイオードDとの接続点の電圧V1は第2図すに示す
ように立ち上がる。
After the first transistor T1 is turned on, the second transistor T
The time required for the second resistor R2 to become conductive is very small, and the second resistor R2
The voltage V1 at the connection point between D and diode D rises as shown in FIG.

前記電圧V1の立ち上がり時に第3のトランジスタT3
のベース・コレクタ間の接合容tに充電電流が流れるが
、これは第2のコンデンサC2に充電電流として与えら
れるので第4のトランジスタT4のベースへは与えられ
ない。
When the voltage V1 rises, the third transistor T3
A charging current flows through the junction capacitance t between the base and collector of , but this is applied as a charging current to the second capacitor C2 and is not applied to the base of the fourth transistor T4.

従って第5のトランジスタT5が導通し誤動作すること
はない。
Therefore, the fifth transistor T5 does not become conductive and malfunction.

一方、前記電圧V□はダイオードD1第1のコンデンサ
C□、ラッチングリレー4の直列回路にも印加されてお
り、前記第1のコンデンサC1に第2図dに示す如き充
放電型出□が与えられる。
On the other hand, the voltage V□ is also applied to the series circuit of the diode D1, the first capacitor C□, and the latching relay 4, and the first capacitor C1 is provided with a charging/discharging type output □ as shown in FIG. 2d. It will be done.

この充電電流によりダイオードDの両端間には電圧降下
が生じ、第3のトランジスタT3のベース・エミッタ間
を逆バイアスするので第3のトランジスタT3のベース
・コレクタ間の接合容量への充電電流は阻止される。
This charging current causes a voltage drop across the diode D, which reverse biases the base and emitter of the third transistor T3, thereby blocking the charging current to the junction capacitance between the base and collector of the third transistor T3. be done.

第1のコンデンサC□に充分の電荷が充電されると充放
電電流は第2図dに示す如く低下する。
When the first capacitor C□ is sufficiently charged, the charging/discharging current decreases as shown in FIG. 2d.

従ってトリガ回路1の出力端間に流れる電流■は第2図
Cに示す如く第4の低回B、を介して流れる漏洩電流の
みとなる。
Therefore, the current (2) flowing between the output terminals of the trigger circuit 1 becomes only a leakage current flowing through the fourth low circuit B as shown in FIG. 2C.

制御回路2の出力電圧V0が第2図aに示すように高い
レベルである期間電圧V□も高いレベルをとるので、ダ
ーリントン接続された第3乃至第5のトランジスタT3
〜T、は非導通状態を持続し、延いて上述の状態が持続
される。
During the period when the output voltage V0 of the control circuit 2 is at a high level as shown in FIG.
~T remains in a non-conducting state, and thus the above-mentioned state is maintained.

次に電EV。Next is EV.

が減少して所定値未満となるツェナーダイオードzdが
非導通となり、第11.第2のトランジスタT□、T2
も非導通となる。
decreases to less than a predetermined value, the Zener diode zd becomes non-conductive, and the 11th. Second transistor T□, T2
also becomes non-conductive.

これにより電圧V□は第2図すに示すように急速に立ち
下がる。
As a result, the voltage V□ rapidly falls as shown in FIG.

従ってダーリントン接続された第3乃至第5のトランジ
スタT3〜T、の両端間には実質的に第1のコンデンサ
C1の充電電圧が印加される。
Therefore, substantially the charging voltage of the first capacitor C1 is applied across the third to fifth transistors T3 to T connected in Darlington connection.

第3のトランジスタT3の下−スの電圧は電圧V1の低
下に伴なって低下し、ベース・エミッタ間に充分の電圧
差が生じ、第3のトランジスタT3は導通する。
The voltage at the bottom of the third transistor T3 decreases as the voltage V1 decreases, creating a sufficient voltage difference between the base and emitter, and the third transistor T3 becomes conductive.

第3のトランジスタLが導通すると第4のトランジスタ
T4に充分大きなベース電流が与えられ、第4のトラン
ジスタT、も導通ずる。
When the third transistor L becomes conductive, a sufficiently large base current is applied to the fourth transistor T4, and the fourth transistor T also becomes conductive.

同様に第5のトランジスタT5も導通し、第1のコンデ
ンサC□の放電が急速に進行し、第2図dに示すような
充放電電流11が流れる。
Similarly, the fifth transistor T5 becomes conductive, and the discharge of the first capacitor C□ rapidly progresses, causing a charging/discharging current 11 as shown in FIG. 2d to flow.

これによりラッチングリレー4が動作する。This causes the latching relay 4 to operate.

上述のように、本考案のラッチングリレー駆動回路は、
ラッチングリレーに直列に接続されたコンデンサの放電
回路をダーリントン接続された第1乃至第3の3つのト
ランジスタで構威し、前記ダーリントン接続の第1のト
ランジスタの接合容量への充電電流を他のコンデンサで
バイパスし、これにより第2.第3のトランジスタが誤
動作することを防止しているので、コンデンサへの充電
開始時に前記コンデンサの放電回路が誤動作し多大の電
流が流れ、トランジスタの破壊・消費電力の増大を生じ
ることを防止できる実用的効果を実現する。
As mentioned above, the latching relay drive circuit of the present invention is
A discharge circuit for a capacitor connected in series with a latching relay is configured with three Darlington-connected first to third transistors, and a charging current to the junction capacitance of the first transistor connected to the Darlington is transferred to the other capacitor. This bypasses the second. Since the third transistor is prevented from malfunctioning, the discharging circuit of the capacitor malfunctions when charging the capacitor starts, causing a large amount of current to flow, which can lead to destruction of the transistor and increase in power consumption. Achieve the desired effect.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は本考案の実施例、第2図は同動作説明図、第3
図は従来例、第4図は同動作説明図を示す。 1・・・・・・トリガ回路、2・・・・・・制御回路、
3・・・・・・充放電回路、4・・・・・・ラッチング
リレー、C1,C2・・・・・・コンデンサ、D・・・
・・・ダイオード、R工〜R3・・・・・・抵抗、T1
〜T、・・・・・・トランジスタ、zd・・・・・・ツ
ェナーダイオード。
Figure 1 is an embodiment of the present invention, Figure 2 is an explanatory diagram of the same operation, and Figure 3 is an example of the present invention.
The figure shows a conventional example, and FIG. 4 shows an explanatory diagram of the same operation. 1...Trigger circuit, 2...Control circuit,
3... Charge/discharge circuit, 4... Latching relay, C1, C2... Capacitor, D...
...Diode, R~R3...Resistance, T1
~T...transistor, zd...zener diode.

Claims (1)

【実用新案登録請求の範囲】[Scope of utility model registration request] 制御回路2の出力をトリガ回路1により波形成形した後
に充放電回路3に印加し、この充放電回路3の出力端子
間に第1のコンデンサC1とラッチングリレー4との直
列回路を接続し、前記制御回路2の出力がローレベルか
らハイレベルに変化する際とハイレベルからローレベル
に変化する際とで前記ラッチングリレー4を夫々反転動
作せしめるラッチングリレー駆動回路において、各回路
の入出力端子の一端は共通に接続されてなり、前記トリ
ガ回路1は、互いのコレクタにベースを接続した第1.
第2のトランジスタT□、T2によるスイッチ回路が入
出力端子間に第1のトランジスタT1を入力側にして接
続され、第1の抵抗R□、ツェナーダイオードZd、第
3の抵抗R3の直列回路が入力端子間に接続され、前記
第1の抵抗R□の両端が第1のトランジスタT□のベー
ス・エミッタ間に接続され、第2の抵抗R2が第2のト
ランジスタT2のベース・エミッタ間に接続され、出力
端子間に第4の抵抗R1が接続されてなり、前記充放電
回路3は、入出力端子間にダイオード5Dが挿入され、
出力端子間にダーリントン接続された第4.第5のトラ
ンジスタT4.T、による合皮トランジスタのコレクタ
・エミッタが接続され、第3のトランジスタT3のベー
ス・エミッタが前記ダイオードDの両端に接続され、前
記第3のトランジスタT3の工、ミッタ・コレクタが前
記の合皮トランジスタのドライバ側の第4のトランジス
タT4のコレクタ・ベースに接続され、前記第4のトラ
ンジスタT4のベースと前記第5のトランジスタT5の
エミッタとの間に第5の抵抗R5と第2のコンデンサC
2との並列回路を接続してなることを特徴とするラッチ
ングリレー駆動回路。
After the output of the control circuit 2 is waveform-shaped by the trigger circuit 1, it is applied to the charging/discharging circuit 3, and a series circuit of the first capacitor C1 and the latching relay 4 is connected between the output terminals of the charging/discharging circuit 3. In a latching relay drive circuit that causes the latching relay 4 to operate in reverse when the output of the control circuit 2 changes from low level to high level and from high level to low level, one end of the input/output terminal of each circuit are connected in common, and the trigger circuit 1 includes a first... and a first... whose bases are connected to each other's collectors.
A switch circuit including second transistors T□ and T2 is connected between the input and output terminals with the first transistor T1 on the input side, and a series circuit of the first resistor R□, Zener diode Zd, and third resistor R3 is connected between the input and output terminals. connected between the input terminals, both ends of the first resistor R□ are connected between the base and emitter of the first transistor T□, and a second resistor R2 is connected between the base and emitter of the second transistor T2. A fourth resistor R1 is connected between the output terminals, and a diode 5D is inserted between the input and output terminals of the charging/discharging circuit 3.
The fourth terminal is connected in Darlington between the output terminals. Fifth transistor T4. The collector and emitter of the synthetic leather transistor T are connected, the base and emitter of a third transistor T3 are connected to both ends of the diode D, and the emitter and emitter of the third transistor T3 are connected to the synthetic leather. A fifth resistor R5 and a second capacitor C are connected to the collector-base of the fourth transistor T4 on the driver side of the transistors, and are connected between the base of the fourth transistor T4 and the emitter of the fifth transistor T5.
A latching relay drive circuit characterized in that it is formed by connecting a parallel circuit with 2.
JP10098479U 1979-07-20 1979-07-20 Latching relay drive circuit Expired JPS6016022Y2 (en)

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