JPS623596A - 網同期装置 - Google Patents
網同期装置Info
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- JPS623596A JPS623596A JP14340085A JP14340085A JPS623596A JP S623596 A JPS623596 A JP S623596A JP 14340085 A JP14340085 A JP 14340085A JP 14340085 A JP14340085 A JP 14340085A JP S623596 A JPS623596 A JP S623596A
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- JP
- Japan
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- data
- synchronization code
- signal
- circuit
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- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は網同期のとれないデジタル交換機とデジタル
回線との間に接続する網間１１１１装置に関する。
回線との間に接続する網間１１１１装置に関する。
［発明の技術的背景］
従来デジタルデータ伝送装置間でデータ伝送を行う方式
として網同期のとれる高価なデジタル交操機を用いるか
、若しくは第３図に示されるように網同期のとれないデ
ジタル交換機を使用して回線にアナログ回線を用いるも
のがある。第３図に示される場合デジタルデータ伝送装
置１ａ、１ｂは網間１男のとれないデジタル交換１３ａ
、３ｂを介してｆ−タの伝送を行うのであるが、デジタ
ルデータ伝送装置１ａ、１ｂとデジタル交換機３ａ。
として網同期のとれる高価なデジタル交操機を用いるか
、若しくは第３図に示されるように網同期のとれないデ
ジタル交換機を使用して回線にアナログ回線を用いるも
のがある。第３図に示される場合デジタルデータ伝送装
置１ａ、１ｂは網間１男のとれないデジタル交換１３ａ
、３ｂを介してｆ−タの伝送を行うのであるが、デジタ
ルデータ伝送装置１ａ、１ｂとデジタル交換機３ａ。
３ｂどの間にはデジタルアナログ変換装置５ａ。
５ｂを設ける必要があった。
この場合例えば９６００ＢＰＳの通信速度を実現するに
は６４Ｋ１３ＰＳのデジタル回線７を使用Ｌノなｉ−す
ればならず回線の使用効率が１／６以下と４１つ、また
デジタルアナログ変換装置としてのモデムや発着信を制
御する網制御装置ム必要となりデータを送受信する装置
も高価になるという問題点があ−）だ。
は６４Ｋ１３ＰＳのデジタル回線７を使用Ｌノなｉ−す
ればならず回線の使用効率が１／６以下と４１つ、また
デジタルアナログ変換装置としてのモデムや発着信を制
御する網制御装置ム必要となりデータを送受信する装置
も高価になるという問題点があ−）だ。
［発明の目的１
イこでこの発明の目的は安価でありかつ高速の通信を行
えるデジタルネットワークを構築するための網同期装置
を提供することにある。
えるデジタルネットワークを構築するための網同期装置
を提供することにある。
［発明の概要］
前記目的を達成する為にこの発明は外部から入力される
受信クロック信号と送信クロック信号とにズレが生じた
ときには受信データの先頭の同期コードの次に別の同期
コードを挿入するか、あるいは受信データの先頭から連
続する２つの同期コードがあったときにこのうち第２の
同期コードを削除することを特徴とする。
受信クロック信号と送信クロック信号とにズレが生じた
ときには受信データの先頭の同期コードの次に別の同期
コードを挿入するか、あるいは受信データの先頭から連
続する２つの同期コードがあったときにこのうち第２の
同期コードを削除することを特徴とする。
［発明の実施例］
以下図面に基づいてこの発明の１実施例を詳細に説明す
る。第１図は本実施例に係る網同期装置の構成を示す回
路図である。
る。第１図は本実施例に係る網同期装置の構成を示す回
路図である。
データ入力回路９は１ビツトのレジスタであり外部から
入力される受信クロック信号ＣＬ１に同期して図示しな
いデジタル交換機から送られる受信データＲＤを入力し
、受信データＲＤを１ビツト入力するとデータフル信号
ＤＦ１をゝ１′とし、又１ビツトのデータが出力される
とデータフル信号ＤＦ１をＯ′とするものである。クロ
ック発生回路１１はクロック信号ＣＬ１よりも高速な高
速クロック信号ＥＣＬを発生するものである。この高速
クロック信号ＥＣＬはアンドゲート１３を介してデータ
入力回路９及び第１データバツフア１５に入力される。
入力される受信クロック信号ＣＬ１に同期して図示しな
いデジタル交換機から送られる受信データＲＤを入力し
、受信データＲＤを１ビツト入力するとデータフル信号
ＤＦ１をゝ１′とし、又１ビツトのデータが出力される
とデータフル信号ＤＦ１をＯ′とするものである。クロ
ック発生回路１１はクロック信号ＣＬ１よりも高速な高
速クロック信号ＥＣＬを発生するものである。この高速
クロック信号ＥＣＬはアンドゲート１３を介してデータ
入力回路９及び第１データバツフア１５に入力される。
前記データ入力回路９はアンドゲート１３を介して高速
クロック信号ＥＣＬが入力されると、この高速クロック
信号ＥＣＬに同期して内部のデータを第１データバツフ
ア１５に出力する。第１データバツフア１５はデータ入
力回路９から送られる受信データを一時的に一定ビット
数バッファリングしておくもので、イニシャル状態では
ｎ容最大値と許容最小値の中間ビット数分の１′のデー
タがセットされている。第１データバツフア１５は受信
データのサイズが許容巖大値を越えると最大値オーバー
信号ＭＡＸを１′とし、データのサイズが許容最小値よ
りも小さくなると最小値アンダー信号ＭＩＮを１′とづ
る。比較回路１７は第１データバツフア１５によってバ
ッファリングされた受信データとデータ伝送に使用する
同期コードとを比較し、これらが一致したときにＬＬ比
較信号ＣＰ１を１′とする。同期コードは第１比較回路
１７に予め保持されている。第１データバツフア１５に
は制御部１９からオアゲート２１を介してデータシフト
信号ＤＳが送られ、このデータシフト信号ＤＳに同期し
てバッファリングされた受信データをセレクタ２３に出
力する。セレクタ２３は制御部１９がら送られるセレク
ト信号ＳＥＬが１′のときには第１データバツフア１５
の内容を第２データバツフア２５に出力し、セレクト信
号ＳＥＬが０′のときにはシフトレジスタ２７の内容を
第２データバツフア２５に出力するものである。そして
イニシャル時にはこのセレクト信号ＳＥＬは１１′とセ
ラ［−されている。
クロック信号ＥＣＬが入力されると、この高速クロック
信号ＥＣＬに同期して内部のデータを第１データバツフ
ア１５に出力する。第１データバツフア１５はデータ入
力回路９から送られる受信データを一時的に一定ビット
数バッファリングしておくもので、イニシャル状態では
ｎ容最大値と許容最小値の中間ビット数分の１′のデー
タがセットされている。第１データバツフア１５は受信
データのサイズが許容巖大値を越えると最大値オーバー
信号ＭＡＸを１′とし、データのサイズが許容最小値よ
りも小さくなると最小値アンダー信号ＭＩＮを１′とづ
る。比較回路１７は第１データバツフア１５によってバ
ッファリングされた受信データとデータ伝送に使用する
同期コードとを比較し、これらが一致したときにＬＬ比
較信号ＣＰ１を１′とする。同期コードは第１比較回路
１７に予め保持されている。第１データバツフア１５に
は制御部１９からオアゲート２１を介してデータシフト
信号ＤＳが送られ、このデータシフト信号ＤＳに同期し
てバッファリングされた受信データをセレクタ２３に出
力する。セレクタ２３は制御部１９がら送られるセレク
ト信号ＳＥＬが１′のときには第１データバツフア１５
の内容を第２データバツフア２５に出力し、セレクト信
号ＳＥＬが０′のときにはシフトレジスタ２７の内容を
第２データバツフア２５に出力するものである。そして
イニシャル時にはこのセレクト信号ＳＥＬは１１′とセ
ラ［−されている。
第２データバツフア２５はクロック発生回路１１から発
せられアンドゲート２９を介した高速クロック信号ＥＣ
Ｌに同期してセレクタ２３の出力を取り込みこれを一時
的にバッファリングしておくものである。第２データバ
ツフア２５にはデータ出力回路３１が接続されており、
第２データバツフア２５及び該データ出力回路３１には
アントゲ〜ト３３を介して高速クロック信号ＥＣＬが供
給されこの高速クロック信号ＥＣＬに同期して第２デー
タバツフア２５の内容が１ビツトデータ出力回路３１に
出力される。
せられアンドゲート２９を介した高速クロック信号ＥＣ
Ｌに同期してセレクタ２３の出力を取り込みこれを一時
的にバッファリングしておくものである。第２データバ
ツフア２５にはデータ出力回路３１が接続されており、
第２データバツフア２５及び該データ出力回路３１には
アントゲ〜ト３３を介して高速クロック信号ＥＣＬが供
給されこの高速クロック信号ＥＣＬに同期して第２デー
タバツフア２５の内容が１ビツトデータ出力回路３１に
出力される。
第２データバツフア２５のデータフル信号ＤＦ２は第２
データバツフア２５の各ビットにデータがすべて保持さ
れているときにはゝ１′であり、第２データバツフア２
５からデータが１ビツトでも出力されるとＯ′となる。
データバツフア２５の各ビットにデータがすべて保持さ
れているときにはゝ１′であり、第２データバツフア２
５からデータが１ビツトでも出力されるとＯ′となる。
そしてイニシャル状態では第２データバツフア２５はフ
ル状態となるように１′のデータがセットされている。
ル状態となるように１′のデータがセットされている。
第２比較回路３５は第２データバツフア２５の内容と内
部に保持されている同！１１１］−ドとを比較し、両者
が一致したときには比較信号ＣＰ２を１′とする。デー
タ出力回路３１は１ピツ１へのレジスタであり高速クロ
ック信号ＥＣＬに同期して第２データバツフア２５から
受信データを１ビット取り込み、クロック信号ＣＬ１と
同周期であり外部から入力されるクロック信号ＣＬ２に
同期して取り込まれたデータを送信データＴＤとじて他
の網同期装置に向けて出力する。データ出力回路３１に
第２データバツフア２５から１ビツトのデータが取り込
まれるとデータフル信号ＤＦ３が１′となり、このデー
タ出力回路３１から１ビツトのデータが出力されるデー
タフル信＠ＯＦ３はＯ′となる。
部に保持されている同！１１１］−ドとを比較し、両者
が一致したときには比較信号ＣＰ２を１′とする。デー
タ出力回路３１は１ピツ１へのレジスタであり高速クロ
ック信号ＥＣＬに同期して第２データバツフア２５から
受信データを１ビット取り込み、クロック信号ＣＬ１と
同周期であり外部から入力されるクロック信号ＣＬ２に
同期して取り込まれたデータを送信データＴＤとじて他
の網同期装置に向けて出力する。データ出力回路３１に
第２データバツフア２５から１ビツトのデータが取り込
まれるとデータフル信号ＤＦ３が１′となり、このデー
タ出力回路３１から１ビツトのデータが出力されるデー
タフル信＠ＯＦ３はＯ′となる。
同期コード発生回路３７は制御部１つからロード信号Ｌ
［）が送られると一定の同期コードを発生し、この同期
コードをシフトレジスタ２７に出力するものである。シ
フトレジスタ２７はアンドゲート３９を介して入力され
る高速クロック信号ＥＣＬに同期してシフトレジスタ２
７の内容をセレクタ２３に出力するものである。
［）が送られると一定の同期コードを発生し、この同期
コードをシフトレジスタ２７に出力するものである。シ
フトレジスタ２７はアンドゲート３９を介して入力され
る高速クロック信号ＥＣＬに同期してシフトレジスタ２
７の内容をセレクタ２３に出力するものである。
制御部１９は入力される最大値オーバー信号ＭＡＸ、最
小値アンダー信号ＭＩＮ、比較信号ＣＰ１．ＣＰ２及び
高速クロック信＠ＥＣＬの状態に応じてセレクト信号Ｓ
ＥＬ、デルタシフト信号ＤＳ及びロード信号ＬＤを制御
するものである。
小値アンダー信号ＭＩＮ、比較信号ＣＰ１．ＣＰ２及び
高速クロック信＠ＥＣＬの状態に応じてセレクト信号Ｓ
ＥＬ、デルタシフト信号ＤＳ及びロード信号ＬＤを制御
するものである。
図において符号４１はアンドゲート、符号４３゜４５．
４７は夫々インバータである。
４７は夫々インバータである。
尚本実施例のプロトコルとしてデータ入力回路９に入力
される受信データＲＤのフレーム間の同期コードは２つ
以上入れておくものとする。
される受信データＲＤのフレーム間の同期コードは２つ
以上入れておくものとする。
次に動作について説明する。まず外部から入力される受
信クロック信号ＣＬＩと送信クロック信号ＣＬ２とにズ
レがない定常状態について説明する。前述したようにイ
ニシャル状態では第１データバツフア］５は許容最大値
と許容最小値の中間のビット数の１′のデータがセット
されており、又第２データバツフア２５及びデータ出力
回路３１はフルの状態に１′のデータがセットされ、更
にセレクト信号ＳＥＬは１′となっている。
信クロック信号ＣＬＩと送信クロック信号ＣＬ２とにズ
レがない定常状態について説明する。前述したようにイ
ニシャル状態では第１データバツフア］５は許容最大値
と許容最小値の中間のビット数の１′のデータがセット
されており、又第２データバツフア２５及びデータ出力
回路３１はフルの状態に１′のデータがセットされ、更
にセレクト信号ＳＥＬは１′となっている。
外部から供給される受信クロック信号Ｃ１，、、１によ
りデータ入力回路９に受信データＲＤが１ビット取り込
まれると、データフル信ＭＤＦ１が１′となり、アンド
ゲート１３が開となり、データ入力回路９及び第１デー
タバツフア１５にクロック発生回路１１から高速クロッ
ク信号Ｅ ＣＬが供給され、データ入力回路９はこの高
速クロックＥＣＬに同期して取り込まれた１ビツトの受
信データＲＤを第１データバツフア１５に出力する。
りデータ入力回路９に受信データＲＤが１ビット取り込
まれると、データフル信ＭＤＦ１が１′となり、アンド
ゲート１３が開となり、データ入力回路９及び第１デー
タバツフア１５にクロック発生回路１１から高速クロッ
ク信号Ｅ ＣＬが供給され、データ入力回路９はこの高
速クロックＥＣＬに同期して取り込まれた１ビツトの受
信データＲＤを第１データバツフア１５に出力する。
データ入力回路９から第１データバツフア１５にデータ
が出力されるとデータフル信号ＤＰＩはゝＯ′となりア
ンドゲート１３は閉となる。
が出力されるとデータフル信号ＤＰＩはゝＯ′となりア
ンドゲート１３は閉となる。
第１データバツフア１５に入力された１ビツトのデータ
は高速クロック信号ＥＣＬにより予め格納されているデ
ータの隣まで進めら机る。
は高速クロック信号ＥＣＬにより予め格納されているデ
ータの隣まで進めら机る。
データ入力回路９にクロック［３ＣＬ１が入力されるの
と同時にデータ出力回路３１には送信クロック信号ＣＬ
２が入力され、この送信クロック信号ＣＬ２によりイニ
シャル時にデータ出力回路３１に格納されていた１ビツ
トのデータが送信データＴＯとして出力される。データ
出力回路３１からデータが１ビツト出力されるとデータ
フル信号ＤＦ３が０′となりこれがインバータ４７で反
転されるのでアントゲ−１〜３３が開となりクロック発
生回路１１から第２データバツフア２５及びデータ出力
回路３１に高速クロック信号ＥＣＬが供給され、この高
速クロック信号ＦＣｔ−に同期して第２データバツフア
２５から１ビットのデー夕がデータ出力回路３１に出力
される。これによりデータ出力回路３１のデータフル信
号ＤＦ３は１′となり、インバータ４７で反転されるた
めアンドゲート３３は開となる。
と同時にデータ出力回路３１には送信クロック信号ＣＬ
２が入力され、この送信クロック信号ＣＬ２によりイニ
シャル時にデータ出力回路３１に格納されていた１ビツ
トのデータが送信データＴＯとして出力される。データ
出力回路３１からデータが１ビツト出力されるとデータ
フル信号ＤＦ３が０′となりこれがインバータ４７で反
転されるのでアントゲ−１〜３３が開となりクロック発
生回路１１から第２データバツフア２５及びデータ出力
回路３１に高速クロック信号ＥＣＬが供給され、この高
速クロック信号ＦＣｔ−に同期して第２データバツフア
２５から１ビットのデー夕がデータ出力回路３１に出力
される。これによりデータ出力回路３１のデータフル信
号ＤＦ３は１′となり、インバータ４７で反転されるた
めアンドゲート３３は開となる。
第２データバツフア２５はデータを１ビツト出力したの
でデータフル信号ＤＦ２が０′となり、インバータ４５
を介すことにより反転されアンドゲート２９が間き、又
セレクト信号ＳＥＬはイニシャル状態から１′であるの
でアンドゲート４１も開となる。この為第１データバツ
フア１５にはクロック発生回路１１から高速クロック信
号（Ｅ ＣＬがアンドゲート４］及びオアゲート２１を
介して入力され、又第２データバツフア２５にはこの高
速クロック信号ＥＣＬがアンドゲート２９を介して入力
される。この時セレクト信＠ＳＥＬは１′であり、セレ
クタ２３は第１データバツフア１５と第２データバツフ
ア２５とを接続させるので、前記高速クロック信＠ＥＣ
Ｌに同期して１ビツトのデータが第１データバツフア１
５から第２データバツフア２５に向けて送られる。この
結果第２データバツフア２５がフルとなりデータフル信
号ＤＦ２が１′となる為、アンドゲート２９．４１が閏
となる。
でデータフル信号ＤＦ２が０′となり、インバータ４５
を介すことにより反転されアンドゲート２９が間き、又
セレクト信号ＳＥＬはイニシャル状態から１′であるの
でアンドゲート４１も開となる。この為第１データバツ
フア１５にはクロック発生回路１１から高速クロック信
号（Ｅ ＣＬがアンドゲート４］及びオアゲート２１を
介して入力され、又第２データバツフア２５にはこの高
速クロック信号ＥＣＬがアンドゲート２９を介して入力
される。この時セレクト信＠ＳＥＬは１′であり、セレ
クタ２３は第１データバツフア１５と第２データバツフ
ア２５とを接続させるので、前記高速クロック信＠ＥＣ
Ｌに同期して１ビツトのデータが第１データバツフア１
５から第２データバツフア２５に向けて送られる。この
結果第２データバツフア２５がフルとなりデータフル信
号ＤＦ２が１′となる為、アンドゲート２９．４１が閏
となる。
以上の様に定常状態ではデータ入力回路９、第１データ
バツフア１５、第２データバツフア２５、データ出力回
路３１を介して１ビツト分のデータの移動が行われ、こ
の動作を繰り返すことによって複数ビットのデータの伝
送が行われる。
バツフア１５、第２データバツフア２５、データ出力回
路３１を介して１ビツト分のデータの移動が行われ、こ
の動作を繰り返すことによって複数ビットのデータの伝
送が行われる。
次に外部から供給される受信クロック信号ＣＬ１と送信
クロック信号ＣＬ２がジッター等によりずれ、第１デー
タバツフア１５の最小値アンダー信＠ＭＩＮが１′とな
ったときの動作を説明する。
クロック信号ＣＬ２がジッター等によりずれ、第１デー
タバツフア１５の最小値アンダー信＠ＭＩＮが１′とな
ったときの動作を説明する。
最小値アンダー信号ＭＩＮが１′となると制御部１９は
第２比較回路３５から出力される比較信号ＣＰ２を監視
する。第２比較回路３５は第２データバツフア２５の内
容と予め設定された同期コードとを比較し両者が一致す
ると比較信号ＣＰ２を１′とする。即ちこのとき第２デ
ータバツフア２５には受信データの第１の同期コードが
保持されている。制御部１９は最小値アンダー信号ＭＩ
Ｘが’ １ ’ Ｆアリ、比較信号ＣＰ２がゝ１′とな
るとセレクト信号ＳＥＬを０′とする。
第２比較回路３５から出力される比較信号ＣＰ２を監視
する。第２比較回路３５は第２データバツフア２５の内
容と予め設定された同期コードとを比較し両者が一致す
ると比較信号ＣＰ２を１′とする。即ちこのとき第２デ
ータバツフア２５には受信データの第１の同期コードが
保持されている。制御部１９は最小値アンダー信号ＭＩ
Ｘが’ １ ’ Ｆアリ、比較信号ＣＰ２がゝ１′とな
るとセレクト信号ＳＥＬを０′とする。
セレクト信号ＳＥＬが０′となるとセレクタ２３はシフ
トレジスタ２７と第２データバツフア２５とを接続せし
め、又このセレクト信号ＳＥＬはインバータ４３で反転
されてゝ１′となり、このとぎデータフル信１ＤＦ２は
０′であるのでアントゲ−１〜３９が開となる。このア
ンドゲート３９を介してクロック発生回路１１から発生
する高速クロック信号ＥＣＬがシフトレジスタ２７に供
給されて、シフトレジスタ２７に格納されていた同期コ
ードがセレクタ２３を介して規定クロック数分第２デー
タバツフ／−２５に出力される。この規定クロック数は
図示し・ないカウンタによって行われる。シフ１−レジ
スタ２７から規定クロック数分の同期コードが出力され
ると制御部１９はロード信号ＬＤを１′として、同期コ
ード発生回路３７から同期コードがシフトレジスタ２７
に転送される。その後制御部１つはセレクト信号ＳＥＬ
を１′とする。以上の過程により受信データの第１の同
期コードのあとに同期コード発生回路３７から発生され
る規定クロック数分の同期コードが挿入される。しかし
て第１データバツフア１５の最小値アンダー信号ＭＩＮ
は０′になる。
トレジスタ２７と第２データバツフア２５とを接続せし
め、又このセレクト信号ＳＥＬはインバータ４３で反転
されてゝ１′となり、このとぎデータフル信１ＤＦ２は
０′であるのでアントゲ−１〜３９が開となる。このア
ンドゲート３９を介してクロック発生回路１１から発生
する高速クロック信号ＥＣＬがシフトレジスタ２７に供
給されて、シフトレジスタ２７に格納されていた同期コ
ードがセレクタ２３を介して規定クロック数分第２デー
タバツフ／−２５に出力される。この規定クロック数は
図示し・ないカウンタによって行われる。シフ１−レジ
スタ２７から規定クロック数分の同期コードが出力され
ると制御部１９はロード信号ＬＤを１′として、同期コ
ード発生回路３７から同期コードがシフトレジスタ２７
に転送される。その後制御部１つはセレクト信号ＳＥＬ
を１′とする。以上の過程により受信データの第１の同
期コードのあとに同期コード発生回路３７から発生され
る規定クロック数分の同期コードが挿入される。しかし
て第１データバツフア１５の最小値アンダー信号ＭＩＮ
は０′になる。
次に第１データバツフア１５の最大値オーバー信号ＭＡ
Ｘが１′になったときの動作について説明する。最大値
オーバー信号ＭへＸが１′となると制御部１９は比較信
号ＣＰ１．ＣＰ２を監視しており、第２データバツフア
２５に受信データの先頭の第１の同期コードが保持され
第１データバツフア１５に受信データの第２の同期コー
ドが保持されて比較信号ＣＰ１．ＣＰ２が共に１′とな
ると制御部１つはデータシフトクロツタ信号ＤＳを規定
数分出力して第１データバツフア１５内の同期コードを
削除する。第１データバツフア１５内の同期コードが規
定数分削除されると最大値オーバー信号ＭＡＸは０′に
なる。
Ｘが１′になったときの動作について説明する。最大値
オーバー信号ＭへＸが１′となると制御部１９は比較信
号ＣＰ１．ＣＰ２を監視しており、第２データバツフア
２５に受信データの先頭の第１の同期コードが保持され
第１データバツフア１５に受信データの第２の同期コー
ドが保持されて比較信号ＣＰ１．ＣＰ２が共に１′とな
ると制御部１つはデータシフトクロツタ信号ＤＳを規定
数分出力して第１データバツフア１５内の同期コードを
削除する。第１データバツフア１５内の同期コードが規
定数分削除されると最大値オーバー信号ＭＡＸは０′に
なる。
尚最大値オーバー信号ＭＡＸと最小値アンダー信号ＭＩ
Ｎの出力される間のデータサイズは最低でも挿入又は削
除されるデータのサイズより大きくしておく。
Ｎの出力される間のデータサイズは最低でも挿入又は削
除されるデータのサイズより大きくしておく。
第２図は本実施例で説明した網同期装置を用いたデジタ
ル通信のネットワーク図であり、網同期のとれないデジ
タル交換機３ａ、３ｂに夫々網同期装置４９ａ、４９ｂ
を設け、この網同期装置４９ａ、４９ｂの間はデジタル
回線７で接続する第１図の例では網同期装置４９ａを表
わしデジタル交換１３ａから入力される受信データＲＤ
を受けて、デジタル交換１ｆｉ４９ｂに送信データＴＤ
を送信する場合を説明した。
ル通信のネットワーク図であり、網同期のとれないデジ
タル交換機３ａ、３ｂに夫々網同期装置４９ａ、４９ｂ
を設け、この網同期装置４９ａ、４９ｂの間はデジタル
回線７で接続する第１図の例では網同期装置４９ａを表
わしデジタル交換１３ａから入力される受信データＲＤ
を受けて、デジタル交換１ｆｉ４９ｂに送信データＴＤ
を送信する場合を説明した。
尚前述したようにデジタルデータ伝送装置間のプロトコ
ルとしては、例えばデジタルデータ伝送装置１ａからデ
ジタルデータ伝送装置１ｂに向けてデータを伝送する場
合には、送信側では周波数の変動に応じて時々フレーム
間の同期コードは２つ以上挿入して送信し、受信側のデ
ジタルデータ伝送装置１ｂでは同期コード１つでもフレ
ームの区切りとするものとする。
ルとしては、例えばデジタルデータ伝送装置１ａからデ
ジタルデータ伝送装置１ｂに向けてデータを伝送する場
合には、送信側では周波数の変動に応じて時々フレーム
間の同期コードは２つ以上挿入して送信し、受信側のデ
ジタルデータ伝送装置１ｂでは同期コード１つでもフレ
ームの区切りとするものとする。
またＨＤＬＣ（ハイレベルデータリンク制御）のように
同期コードの連続とみなすビットパターンが２種類以上
ある場合には挿入削除ビットを１ビット単位で行うこと
も可能となる。
同期コードの連続とみなすビットパターンが２種類以上
ある場合には挿入削除ビットを１ビット単位で行うこと
も可能となる。
［発明の効果］
以上詳細に説明したようにこの発明によれば６４ＫＢＰ
Ｓのデジタル回線を用いて６４ＫＢＰ。 Ｓの速度で通
信が行えるようになり回線使用効率が良好となり高速の
通信が行える。
Ｓのデジタル回線を用いて６４ＫＢＰ。 Ｓの速度で通
信が行えるようになり回線使用効率が良好となり高速の
通信が行える。
更にデジタルアナログ変換用のモデムや発着信を制御す
る網制御装置も不要となるので価格低減を図ることがで
きる。
る網制御装置も不要となるので価格低減を図ることがで
きる。
第１図はこの発明の１実施例に係る網同期装置の回路図
、第２図は前記網同期装置を用いたデジタル通信のネッ
トワーク図、第３図は従来のデジタル通信のネットワー
ク図である。 ９・・・データ入力回路、１５・・・第１データバツフ
ア、１７・・・第１比較回路、２５・・・第２データバ
ツフア、３１・・・データ出力回路、３５・・・第２比
較回路、３７・・・同期コード発生回路。 、・、ｆ・：） 代理人弁理士 木 村 高 久 □ｊ’ｊ、、−７．
：、：）Ｊｊ夕、：′ 一アｌ 第１図 第２図 第３図
、第２図は前記網同期装置を用いたデジタル通信のネッ
トワーク図、第３図は従来のデジタル通信のネットワー
ク図である。 ９・・・データ入力回路、１５・・・第１データバツフ
ア、１７・・・第１比較回路、２５・・・第２データバ
ツフア、３１・・・データ出力回路、３５・・・第２比
較回路、３７・・・同期コード発生回路。 、・、ｆ・：） 代理人弁理士 木 村 高 久 □ｊ’ｊ、、−７．
：、：）Ｊｊ夕、：′ 一アｌ 第１図 第２図 第３図
Claims (1)
- 外部から供給される受信クロック信号に同期して先頭に
同期コードを有する受信データを取り込むデータ入力回
路と、外部から供給される送信クロック信号に同期して
データを送出するデータ出力回路と、前記データ入力回
路と前記データ出力回路との間に直列に設けられデータ
を一時的に保持する第１と第２のデータバッファと、前
記第１のデータバッファの内容と第２同期コードとを比
較する第１比較回路と、前記第２のデータバッファの内
容と第１同期コードとを比較する第２比較回路と、所定
の同期コードを挿入する挿入回路と、所定の同期コード
を削除する削除回路とを備え、前記第１データバッファ
回路中に保持される受信データの長さが所定の長さより
短く、前記第２比較回路により前記第２のデータバッフ
ァに受信データの先頭の第１同期コードが保持されたと
判断されたときには該第１同期コードの次に前記挿入回
路から発生する所定の同期コードを挿入し、前記第１の
データバッファに保持される受信データの長さが所定の
長さより長く、前記第２比較回路により前記第２のデー
タバッファに受信データの先頭の第１同期コードが保持
されかつ前記第１比較回路により前記第１のデータバッ
ファに受信データの第２番目の同期コードが保持された
と判断されたときには、前記削除回路により第２番目の
同期コードを削除することを特徴とする網同期装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14340085A JPS623596A (ja) | 1985-06-28 | 1985-06-28 | 網同期装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14340085A JPS623596A (ja) | 1985-06-28 | 1985-06-28 | 網同期装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS623596A true JPS623596A (ja) | 1987-01-09 |
Family
ID=15337884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14340085A Pending JPS623596A (ja) | 1985-06-28 | 1985-06-28 | 網同期装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS623596A (ja) |
-
1985
- 1985-06-28 JP JP14340085A patent/JPS623596A/ja active Pending
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