JPH0690215A - スタッフビット除去用回路装置 - Google Patents

Abstract

(57)【要約】 【目的】 フレームに従い構造化された信号中のスタッ
フビットを除去する回路装置において、比較的に少ない
メモリセルのメモリ回路を有するように構成する。 【構成】ｄ）メモリ回路（２）はｎ個の遅延素子を有
し、該遅延素子により各ｎパラレルビットが１ビット期
間だけ遅延され、ｅ）最大ｐ個（ｐ≦ｎ）のスタッフビ
ットがｎパラレルビットの下で同時に発生することがで
き、ｎ個の遅延素子の下にｐ−１個の遅延素子が存在
し、該ｐ−１個の遅延素子は制御回路（９）によって、
所定の時間毎の新たなビットの受渡しが阻止されるよう
にする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、フレームに従い構造化
された信号中のスタッフビットを除去する回路装置であ
って、該信号はそれぞれｎパラレルビット毎に存在する
ものであり、ａ）パラレルに供給されるビットを記憶す
るためのメモリ回路と、ｂ）該メモリ回路に後置接続さ
れており、ｎ個の出力側を有する制御可能な選択回路
と、ｃ）制御信号を送出する制御回路とを有し、上記制
御信号により前記選択回路の切換状態が調整され、当該
切換状態によって、メモリ回路に記憶されたビット中の
どのビットが選択回路のｎ出力側に結合されるかが設定
される、回路装置に関する。

【０００２】

【従来の技術】この種の回路装置は、ＥＰ−Ａ２−０３
７４４３６から公知である。この回路装置は例えば通信
伝送装置に使用される。この通信伝送装置では、異なる
クロック周波数を有する２つのデータ信号のビットレー
トを整合するために、いわゆるスタッフビットが、比較
的に低いクロック周波数のデータ信号に組込まれる。こ
のスタッフビットは実質的に何の情報も表さず、データ
伝送後に上に述べた特徴を有する装置により除去され
る。スタッフビットはデータ信号中の所定の個所に存在
する。このスタッフビットの多くは固定的に組込まれて
おり、粗い周波数整合に必要である。また、不規則にデ
ータに組込まれるいわゆる可変スタッフビットは、周波
数整合の微調整に用いる。可変スタッフビットを伝送す
べきか否かの情報は同様に、データ信号中の所定個所に
てスタッフ情報として伝送される。受信機では元のデー
タレートが、すべてのスタッフビットの除去とその他の
付加情報すべてを除去することにより復元される。

【０００３】１４０ＭＢｉｔ／ｓのオーダのビットレー
トを有するシリアルデータ信号からスタッフビットを除
去する場合、回路装置全体を非常に損失の大きいＥＣＬ
技術で構成しなければならない。損失を低減するため
に、シリアルデータ信号は直並列変換器により、ｎパラ
レルビット流に変換される。ｎが十分に大きければ、変
換後のデータ流を損失の少ないＣＭＯＳ技術で処理する
ことができる。

【０００４】シリアルデータ信号をｎパラレルビット流
に変換した後に、スタッフビットをビット流から除去す
るという問題が生じる。そのためにＥＰ−Ａ２−０３７
４４３６では、メモリ回路および選択回路が用いられ
る。この選択回路は後置接続されていて制御可能であ
り、ｎ個の出力側を有する。ＥＰ−Ａ２−０３７４４３
６によるメモリ回路は少なくとも２ｎ−１個のメモリセ
ルを有する。選択回路の切換状態は制御回路により調整
される。この制御回路は詳細には示されていない。しか
し制御回路は少なくとも２ｎ−１個の制御線路を介して
選択回路と接続されている。そのため、制御回路にてス
タッフ情報を選択回路に対する制御信号へ変換しなけれ
ばならない。

【０００５】

【発明が解決しようとする課題】本発明の課題は、冒頭
に述べた形式の回路装置が、比較的に少ないメモリセル
のメモリ回路を有するように構成することである。付加
的課題は、比較的簡単な制御回路により制御することの
できるよう選択回路を構成することである。

【０００６】

【課題を解決するための手段】上記課題は、ｄ）メモリ
回路はｎ個の遅延素子を有し、該遅延素子により各ｎパ
ラレルビットが１ビット期間だけ遅延され、ｅ）最大ｐ
個（ｐ≦ｎ）のスタッフビットがｎパラレルビットの下
で同時に発生することができ、ｎ個の遅延素子の下にｐ
−１個の遅延素子が存在し、該ｐ−１個の遅延素子は制
御回路によって、所定の時間毎の新たなビットの受渡し
が阻止されるように構成して解決される。

【０００７】さらに付加的課題は、ｆ）選択回路はアド
レシング可能なマルチプレクサのカスケード回路からな
り、ｇ）制御回路はｎ進で計数するスタッフビットカウ
ンタからなり、該カウンタの計数状態はデスタッフ信号
により調整することができ、ｈ）スタッフビットカウン
タの計数状態並びにデスタッフ信号はマルチプレクサに
対するアドレスを形成し、ｈ）カスケード回路のマルチ
プレクサアドレス入力側はパラレルに接続されているよ
うに構成して解決される。

【０００８】

【実施例】図面と実施例に基づき本発明を詳細に説明す
る。

【０００９】図１では、同期トランスポートモジュール
ＳＴＭ−１に従い構造化された、ビットレート１５５．
５２ＭＢｉｔ／ｓの信号が線路１ａを介して直並列変換
器１に供給される（例えば、ＣＣＩＴＴ勧告草案Ｇ７０
７、Ｇ７０８およびＧ７０９参照）。以下、線路、この
線路上を伝送される信号、この線路と接続された接続端
子に対しては同じ参照符号を使用する。

【００１０】信号１ａは図示しないデマルチプレクサか
ら送出される。このデマルチプレクサは同期トランスモ
ジュールＳＴＭ−４を４つのトランスポートモジュール
ＳＴＭ−４に分割する。デマルチプレクサは所属のビッ
トレートも線路５ａに送出する。ビットレートは分周器
５により１：８の比に逓降される。逓降されたクロック
５ｂ（以下、バイトクロックと称する）は、直並列変換
器１、スタッフビットカウンタ９、書込カウンタ６およ
びメモリ回路２に供給される。メモリ回路２の８つの入
力側は直並列変換器１の８つの出力側と８線線路１ｂを
介して接続されている。シリアルデータ信号１ａは従
い、８つのパラレルビット流に分割される（ｎ＝８）。
バイトクロック５ｂの他に、メモリ回路２はスタッフビ
ットカウンタ９のオーバフローパルス９ｃおよび図示し
ないフレームカウンタにより形成されるパルス６ｂを受
け取る。

【００１１】同様に図示しないデコーダおよびフレーム
カウンタからデスタッフ信号が２線線路９ａ上をスタッ
フビットカウンタ９に伝送される。デスタッフ信号９ａ
はフレームセル（上に述べたＣＣＩＴＴ勧告参照）の持
続期間中その値を変化しない第１の信号（スタッフ情
報）からなる。フレームセルの所定個所に２ビットがス
タッフされていれば、２つのビットを除去しなければな
らない。従い、第１の信号は２進値１をとる。１つのビ
ットだけがスタッフされていれば、２進値０となる。線
路９ａの第２の信号は、バイトクロック５ａの期間の長
さのパルスにより、フレームセルのどの個所に１つまた
は２つのビットがスタッフされているかを表す。デスタ
ッフ信号９ａにより、受信機は、フレームセルのどのバ
イトに１つまたは２つのスタッフビットが含まれている
か、または含まれていないかを知ることができる。２つ
の信号およびバイトクロック５ｂはゲート（図示せず）
を介して相互に結合され、スタッフビットカウンタ９の
計数段に供給される。この結合は次のように行われてい
る。すなわち、１バイトに２つのビットがスタッフされ
ていればバイトクロックのエッジによりスタッフビット
カウンタの状態が２単位カウントアップされ、１つのビ
ットしかスタッフされていなければ１単位カウントアッ
プされ、ビットがスタッフされていなければカウントア
ップされないように結合されている。その他の可能性は
同期トランスポートモジュールＳＴＭ−１の場合、１バ
イト内ではあり得ない。

【００１２】選択回路３がメモリ回路２に後置接続され
ている。選択回路はデスタッフ信号９ａおよび８進で計
数するスタッフビットカウンタ９の状態により制御され
る。パルス６ｂにより、バッファメモリ４に対する書込
アドレスを形成する書込カウンタ６が停止され、メモリ
回路２の遅延素子は新たなデータの引渡しが阻止され
る。これは所定のバイト（スタッフバイトまたはフレー
ムバイト）のバッファメモリ４への書込みを中断するた
めである。カウンタ９のオーバフローパルス９ｃにより
書込カウンタ６も同様に中断される。メモリ回路２と選
択回路３を介して、信号１ｂの１６ビットから選択され
た８ビットが線路３ａを通ってバッファメモリ４に供給
される。読出クロック８ｂと読出カウンタ８により読出
アドレス８ａが形成され、それらにより８パラレルビッ
ト４ａがバッファメモリ４から読み出される。書込アド
レス６ａと読出アドレス８ａは減算器７により相互に減
算される。差７ａは図示しない制御回路に供給される。

【００１３】信号１ａ、５ａ、９ａは図示しないデマル
チプレクサにより相互に同期化される。従って直並列変
換器１はＳＴＭ−１信号を、この信号の構築されている
複数のバイト（有利には８ビットコード語）に分割す
る。従って線路１ｂの所定の心線上を常にバイト（８ビ
ットコード語）の同じビットが伝送される。

【００１４】図２はタイムチャートの順次連続する３つ
の部分を示す。このチャート図により本発明のメモリ回
路２と任意に構成された選択回路および任意に構成され
た（ＥＰ−Ａ２−０３７４３４６参照）制御回路との共
同の作用が説明される。横軸には時間ｔがプロットされ
ている。横軸には（１で始まる場合）バイトクロック５
ｂの連続クロック時点がプロットしてある。この各クロ
ック時点で直並列変換器１は８パラレルビットを８心線
線路１ｂに送出する。これらのバイトには同様に連続番
号が付されており、下側列Ｕに８つの正方形からなる長
方形として示されている。バイト（８ビットワード語）
のビットは所定の規則を有している。この規則に従え
ば、バイトの第１ビットは最上位の正方形に相応し、第
２のビットはその下の正方形と続き、第８ビットは最下
位の正方形に相応する。

【００１５】バイトの下側列Ｕの上方にはバイトの同じ
シーケンス列がもう一度プロットされているが、このシ
ーケンス列はバイトクロック５ｂの１周期期間だけ右方
向へずらされている。上側列Ｖは、１バイトのクロック
期間だけ遅延されたバイトのビットとに相応する。メモ
リ回路２は全部で１６の出力側を有する。８つの出力側
には、バイトクロック５ｂのそれぞれ１周期期間の間、
図２下側列Ｕのバイトが出力され、他方の８つの出力側
には同時に、上側列Ｖのバイトが出力される。これらの
出力側は（下記参照）選択回路３の同数の入力側と接続
されている。

【００１６】図２でバイト内に×印の付された正方形は
スタッフビットを表す。ビットの記述の規則および記述
のＣＣＩＴＴ勧告草案により、スタッフビットはバイト
の８番目の個所または７番目と８番目の個所にのみ出現
する。すなわち、最大で１バイトに２つのスタッフビッ
トが出現し得る。ここでは、１バイト内に出現し得るス
タッフビットの最大数は８である（一般にｐ≦ｎ）場合
のみを考慮する。その他の前提条件として（この条件は
ＳＴＭ−１信号に対してもあてはまる）、２つの順次連
続するバイトは最大で１つのスタッフビットしか含まな
い、ということがある。１バイトがスタッフビットのみ
からなっていれば、これはスタッフバイトであり、これ
の除去はメモリ回路２および選択回路３なしでも可能で
ある。

【００１７】×印の付されていないビット、すなわち図
２の有用信号は再配列し、バイト毎にバッファメモリ４
に読み込まれなければならない。すなわち、有用ビット
の元からの時間順序（順番）が空間的順序に変換されな
ければならない。元の有用ビットの最初に形成されたビ
ットは第１の心線を通ってバッファメモリ４に伝送され
なければならない。次のビットは第２の心線、そして８
番目の有用ビットは第８の心線を通ってバッファメモリ
４に伝送される。９番目のビットは再び第１の心線で伝
送される。この過程は図２に２重矢印で示されている。
この２重矢印はそれぞれの８つの有用ビットをカバーす
る。時間順序で最初の個所に立つ有用ビットは上を向い
た矢印の先端があるビットであり、最後の（８番目の）
有用ビットは下を向いた矢印の先端があるビットであ
る。図２で先端が上を向いた２重矢印から下を向いた２
重矢印をたどれば、有用ビットの時間順序が有用ビット
の分布されている順番として得られる。この順番で有用
ビットは線路３ａの第１から第８の心線に出力されなけ
ればならない。

【００１８】選択回路３は制御回路９により各バイトク
ロック周期で次のように調整される。すなわち、２重矢
印によりカバーされた有用ビットが正しい線路でバッフ
ァメモリ４に伝送されるように調整される。

【００１９】図２では、最初のクロック期間中にバイト
Ｎｒ．１の８つのビットは線路３ａの心線１〜８で伝送
されなければならない。同じことがバイトＮｒ．２に対
してもあてはまる。直並列変換器１により形成された第
３のバイト（８ビットコード語）は８番目の個所にスタ
ッフビットを有する。２番目のビットは既に第２バイト
クロック期間中にバッファメモリ４に読み込まれている
から、第３バイトクロック期間中では第３バイトの有用
ビットだけが問題となる。しかし有用ビットは７つだけ
であるので、第３バイトクロックでは有用ビットは１つ
もバッファメモリ４に読み込まれない。従って、このバ
イトクロック期間には２重矢印が記入されていない。従
い制御回路は信号を（図１によれば書込カウンタ６に）
送出しなければならない。この信号により第３バイトク
ロック期間中、ビットのバッファメモリ４への書込が阻
止される。

【００２０】第３バイトの７つの有用ビットは第４のバ
イトクロック期間で第４バイトの最初の有用ビットと共
にバッファメモリ４に読込まれる。これは２重矢印によ
り示されている。バイトクロック２１までの後続の過程
については説明を要しない。それらはここまでに述べた
説明から理解される。第３バイトクロック期間と同様の
状態が第２２バイトクロック期間で生じる。相違点は、
第２２バイトが２つのスタッフビットを有していること
である。これは図２の×印からわかる。

【００２１】前記とは異ることが第３８クロック期間に
続いて起る。第３８バイトからは、○印の付された最後
のビットまですべてのビットがバッファメモリに読込ま
れる。第３９クロック期間内にこのビットを第３９バイ
トの別の有用ビットと共に伝送しようとする試みは失敗
することになる。というのは、第３９バイトは６つの有
用ビットしか含んでおらず、従い全部で７つの読込むべ
き有用ビットが得られるだけとなるからである。従っ
て、第３９クロック期間内では１ビットもバッファメモ
リ４に伝送されず、第４０クロック期間まで待機され
る。これにより○印の付された第３８バイトのビットは
失われることがない。しかし制御回路９は、所属のメモ
リセルが新なビット、すなわち第３９バイトのスタッフ
ビットにより上書されないようにしなければならない。
このことは第３９クロックに矢印のついた○印で示され
ている。次に前述の規則を保持するために、第４０クロ
ックでは第３８バイトの第８ビットに対して設けられた
メモリセルは線路３ａ第１の心線と接続されなければな
らない。第３９バイトの第１ビットは第２の心線に出力
されなければならず、このことが第４０バイトの第１ビ
ットが第８の心線に出力されるまで続く。

【００２２】その他に異ることが（ここでは理解のため
に述べるが）第４３クロック期間で生じる。第４３バイ
トはスタッフバイトである。このスタッフバイトはメモ
リ回路２のメモリセルにも、バッファメモリ４にも読込
まれてはならない。この読込みは、制御回路により形成
されないパルス６ｂによって阻止される。

【００２３】図２に示された、２重矢印によって示され
た８つの有用ビットによりカバーされている種々異る数
は、選択回路３が制御回路９によりもたらされなければ
ならない回路状態の数である（選択回路がＥＰ−Ａ２−
０３７４４３６のようにスイッチから構成されている場
合）。

【００２４】ＳＴＭ−１信号に対して、制御回路は全部
で２４の異る制御信号を送出しなければならない。その
中には、バッファメモリ４への読込みを阻止するため
（２重矢印および○印を付したビットのないクロック期
間）に選択回路を調整する信号（図２の２重矢印）、並
びに、バッファメモリ４への読込みおよび同時にメモリ
回路２のメモリセルの上書を阻止するため（２重矢印は
ないが○印の付されたビット）の信号がある。制御回路
の各出力される信号はこの制御回路の状態の１つに相応
する。この状態に任意にしかし可逆的に明瞭にアルファ
ベットの文字を配属すれば、状態Ａ〜Ｘが得られる。ア
ルファベットで示された状態は図２に、下側列Ｕのバイ
トと上側列Ｖのバイトの間にプロットされている。

【００２５】制御回路は回路の次の状態を、現在の状態
および図３の表に示されたスタッフ信号９ａから計算す
る。

【００２６】図３には第１行に、制御回路のすべての状
態Ａ〜Ｘがプロットされている。第２行には、図２のク
ロック期間の番号がプロットされている。このクロック
期間中に制御回路は番号の左側にある回路状態となる。
第３、４、５行には、次のクロック期間で制御回路がど
の状態へ移行しなければならないかが、この（後続の）
クロック期間で図２の下側および上側バイトのスタッフ
ビットの総数が０、１、２の場合について示してある。
図３でバーの付してあるフィールドは、上に述べたスタ
ッフビット発生のための条件により、生じることのでき
ない状態に相応する。

【００２７】図４は本発明のメモリ回路２と本発明の選
択回路３の内部構造を示す。８つの入力側線路１ｂ上
を、パラレルビット流Ｘ０〜Ｘ７がメモリ回路２の出力
側Ｚ８〜Ｚ１５に直接供給され、かつそれぞれフリップ
フロップＦＦＯ〜ＦＦ７を介してその出力側Ｗ０〜Ｗ７
に供給される。

【００２８】各フリップフロップは準備入力側を有して
いる。フリップフロップに２進０が印加されれば（クロ
ック入力側は図示されていない）、バイトクロック５ｂ
の次のクロックエッジの作用は生じないままとなる。ス
タッフバイトが到来すると、準備入力側に印加される信
号６ｂがローレベル（２進０）に移行する。その結果こ
のバイトはバッファメモリ４へも（信号６ｂにより書込
みカウンタ６も停止される）、フリップフロップＦＦ０
〜ＦＦ７へも読込まれない。

【００２９】フリップフロップＦＦ７の準備入力側に信
号６ｂと９ｃＡＮＤ結合部が接続されている。従って、
フリップフロップＦＦ７も、スタッフカウンタ９がオー
バフローするとき遮断される。この過程は図２の第３９
クロックから第４０クロックへの移行に相応する。

【００３０】接続端子Ｗ０〜Ｗ７およびＺ８〜Ｚ１５に
は、アドレス可能なマルチプレクサの２つのカスケード
回路が接続されている。第１のカスケード回路は３：１
マルチプレクサＬ０〜Ｌ６からなり、第２のカスケード
回路は８：１マルチプレクサＭ０〜Ｍ７からなる。第１
のカスケード回路のマルチプレクサはすべてデスタッフ
信号によりパラレルにアドレシングされ、第２のカスケ
ード回路のマルチプレクサはすべてスタッフカウンタ９
の状態９ｂによりパラレルにアドレシングされる。マル
チプレクサにより配列された８つのビット流Ｙ０〜Ｙ７
は線路３ａを介してバッファメモリ４にさらに導通され
る。

【００３１】マルチプレクサＬ０〜Ｌ６の３つの入力側
には番号０、１、２が付されている。この番号のうちの
１つが符号化されてこれらマルチプレクサの１つのアド
レス入力側に印加されれば、所属の入力側がマルチプレ
クサの入力側と接続される。出力側に導通接続された入
力側の番号は同時に瞬時のバイトクロック期間のスタッ
フビットの数を表す。

【００３２】マルチプレクサＬ０〜Ｌ６の入力側と接続
端子Ｗ０〜Ｗ７との接続を明瞭に表すため、例えば短縮
記号（Ｌ０：Ｗ１、Ｗ０、Ｗ７）が用いられる。この短
縮記号は以下の意味を有する。すなわち、マルチプレク
サＬ０の番号０の入力側は端子Ｗ１と、番号１の入力側
は端子Ｗ０と、番号２の入力側は端子Ｗ７と、接続され
ていることを意味する。マルチプレクサＬ０〜Ｌ６にた
いしては以下の接続関係があてはまる。

【００３３】（Ｌ０：Ｗ１。Ｗ０、Ｗ７）；（Ｌ１：Ｗ
２、Ｗ１、Ｗ０）；（Ｌ２：Ｗ３、Ｗ２、Ｗ１）；（Ｌ
３：Ｗ４、Ｗ３、Ｗ２）；（Ｌ４：Ｗ５、Ｗ４、Ｗ
３）；（Ｌ５：Ｗ６、Ｗ５、Ｗ４）；（Ｌ６：Ｗ７、Ｗ
６、Ｗ５） マルチプレクサＭ０〜Ｍ７は接続点Ｚ１〜Ｚ１５と接続
されている。これらの入力側に０〜７により相応に番号
を付せば、上に述べた接続関係に相応して以下が得られ
る。

【００３４】（Ｍ０：Ｚ１〜Ｚ８）；（Ｍ１：Ｚ２〜Ｚ
９）；（Ｍ２：Ｚ３〜Ｚ１０）；（Ｍ３：Ｚ４〜Ｚ１
１）；（Ｍ４：Ｚ５〜Ｚ１２）；（Ｍ５：Ｚ６〜Ｚ１
３）；（Ｍ６：Ｚ７〜Ｚ１４）；（Ｍ７：Ｚ８〜Ｚ１
５） マルチプレクサＭ０〜Ｍ７の入力側の通し番号は付加的
に次のことを意味する。すなわち、、番号ｋ（ｋ＝
０、．．．７）の入力側は、印加されるアドレス（スタ
ッフビットカウンタ６の状態）が同様にｋであるときの
みマルチプレクサの出力側と接続される。

【００３５】

【発明の効果】本発明により、冒頭に述べた形式の回路
装置において比較的に少ないメモリセルのメモリ回路が
得られる。

【図面の簡単な説明】

【図１】本発明の基本的回路図である。

【図２】本発明のメモリ回路の作用を説明するためのチ
ャート図である。

【図３】状態表である。

【図４】後置接続された本発明の選択回路を有する本発
明のメモリ回路である。

【符号の説明】

１ 直並列変換器 ２ メモリ回路 ３ 選択回路 ４ バッファメモリ ５ 分周器 ６ 書込みカウンタ ９ スタッフビットカウンタ

【手続補正書】

【提出日】平成５年９月２０日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】図３

【補正方法】変更

【補正内容】

【図３】状態図表である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ミゲル ロブレード ドイツ連邦共和国 ニュルンベルク 10 グムビナーシュトラーセ 13

Claims (2)

【特許請求の範囲】
1. 【請求項１】 フレームに従い構造化された信号中のス
   タッフビットを除去する回路装置であって、該信号はそ
   れぞれｎパラレルビット毎に存在するものであり、 ａ）パラレルに供給されるビットを記憶するためのメモ
   リ回路（２）と、 ｂ）該メモリ回路（２）に後置接続されており、ｎ個の
   出力側を有する制御可能な選択回路（３）と、 ｃ）制御信号を送出する制御回路（９）とを有し、 上記制御信号により前記選択回路（３）の切換状態が調
   整され、当該切換状態によって、メモリ回路（２）に記
   憶されたビット中のどのビットが選択回路のｎ出力側に
   結合されるかが設定される、 回路装置において、 ｄ）メモリ回路（２）はｎ個の遅延素子を有し、該遅延
   素子により各ｎパラレルビットが１ビット期間だけ遅延
   され、 ｅ）最大ｐ個（ｐ≦ｎ）のスタッフビットがｎパラレル
   ビットの下で同時に発生することができ、ｎ個の遅延素
   子の下にｐ−１個の遅延素子が存在し、該ｐ−１個の遅
   延素子は制御回路（９）によって、所定の時間毎の新た
   なビットの受渡しが阻止される、ことを特徴とする回路
   装置。
2. 【請求項２】 ｆ）選択回路（３）はアドレシング可能
   なマルチプレクサのカスケード回路からなり、 ｇ）制御回路（９）はｎ進で計数するスタッフビットカ
   ウンタからなり、該カウンタの計数状態はデスタッフ信
   号（９ａ）により調整することができ、 ｈ）スタッフビットカウンタ（９）の計数状態（９ｂ）
   並びにデスタッフ信号（９ｂ）はマルチプレクサに対す
   るアドレスを形成し、 ｉ）カスケード回路のマルチプレクサアドレス入力側は
   パラレルに接続されている請求項１記載の回路装置。