JPS623389B2

JPS623389B2 -

Info

Publication number: JPS623389B2
Application number: JP51081225A
Authority: JP
Inventors: Hirohei Kawakami; Takeshi Ishihara; Kenzo Hatada
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1976-07-07
Filing date: 1976-07-07
Publication date: 1987-01-24
Also published as: JPS537266A

Description

【発明の詳細な説明】

本発明は水晶振動子，高さあるいは商用周波数
等を基準周波数とする時計の報時機能に関するも
のである。従来、水晶発振回路もしくは商用周波数を基準
発振源としたアナログ式電子時計においては、そ
の基準周波数を分周する分周回路により１Hzのパ
ルス信号に変換し、その信号によりステツプモー
タを駆動し、その軸を針と連結させることにより
文字盤上に時刻を表示していた。また、目覚し時
計のような機械式時計においても、小型のものは
ゼンマイト歯車を駆使し、文字盤上に時刻をアナ
ログ表示していた。ところが柱時計のように、打
音による報時機構を挿入した大型の振子式時計を
除いては、定時の時刻を聴覚によつて感知する手
段を備えた時計は存在しなかつた。しかしながら
基準発振周波数を用いたアナログ電子時計のよう
に、高精度の時刻を視覚による手段のみで感知す
るのは、時計の視角内にいる必要があり、また、
仕事をしながら定時になつたかどうかを知るに
は、その都度仕事をやめて、時計を見なければな
らず、高精度の時計になつた反面、報時機能を持
たないために、不便なことが生じて来た。そこで、本発明者らは特願昭50−122681号（特
開昭52−46852号公報）あるいは特願昭50−
122682号（特開昭52−46853号公報）等にて、打
音による報時を組み込めない時計おいて、基準周
波数を用いた電子時計の指示時間数に対応した報
時音を発生するアナログ式電子時計を提案した。
しかるに先に提案した報時時計では報時に関する
補正機能は考慮していないため、たとえばスピー
カより発する電子音の数と時刻を一致させる補正
を行うに際し、長針を幾度か手で回しいちいち報
時音を発生する必要があるとともに所定の定時の
秒にまで合致して報時音を発生することはできな
かつた。そこで、本発明は、基準発振周波数源からの信
号により電子回路を介して指針を駆動する時計に
小体積の時刻に対応する報時信号を発する報時装
置を組み込み、指針による時刻の表示と時報によ
る時刻の報時を行い、さらに報時の開始スイツチ
の作動を秒針の正時の位置で起こさせるとともに
報時の補正をを容易に行うことができ、報時にお
ける低消費電力化を考慮した報時時計を提供する
ものである。以下本発明の報時時計の報時部を実
施例とともに説明する。まず、第１図により本発明の報時時計の報時部
の概略を説明する。入力端子In₁は秒時刻検出信
号が印加され定時（たとえば０分０秒）になつた
時のみ信号レベルが変化し、その入力を第１のワ
ンシヨツト回路１で波形整形してパルス発振制御
回路に伝播し、パルスを発振させる。そして通常
開かれている（即ち導通している）第１のゲート
回路２を通じて発振されたパルスを計数回路３に
より計数する。そしてあらかじめ記憶回路４によ
り記憶されたパルス数と前述の計数回路で計数さ
れたパルス数とを比較回路５により比較させ、パ
ルス数が一致するとその指令をパルス発振制御回
路６に伝えるとともに記憶回路４の内容の時刻に
１を加え、そしてパルス発振を停止させる。報時
用のパルス発振回路７により発振したパルスは変
調回路８により可聴周波数に変換され、出力回路
９により電流増幅されてスピーカ等の報時装置１
０に伝えられる。入力端子In₂は報時音の数を補正する際、補正
用のスイツチの操作を始めた時と操作が終つた時
の２度パルスが発生する第２のワンシヨツト回路
１１の入力で、両者のパルスはパルス発振制御回
路６とともに第１のゲート回路２と第２の１２の
入力となり、また記憶回路のリセツト入力とな
る。補正の操作を始めた時発生するパルスは、パ
ルス発振を開始させ、またゲート回路２を閉じゲ
ート回路１２を開いてパルス数を記憶回路４で計
数する。そして補正用パルスが変調回路，出力回
路，報時装置を伝播して、所定の数の報時音声と
なつた時、補正スイツチの操作を終えると、その
時ワンシヨツト回路１１により再びパルスが発生
し、パルス発振制御回路７を通じて、パルス発振
を停止させる。そして、補正終了後ワンシヨツト
回路１１はゲート回路１を開き、ゲート回路１１
を閉じると共に、記憶回路の内容の時刻に１を加
える。以上が本発明の実施例にかかる報時時計の概要
である。次に第１図のシステム図を更に詳しく第２図で
説明する。スイツチS1は、第１図の端子In₁に印加される
信号を発生する定時の時刻検出スイツチでたとえ
ば分針および秒針と連動する歯車に設けられたカ
ムと永久磁石が、分針と秒針がともに文字盤の12
時の位置に来た時のみリードスイツチに近接する
ことにより、スイツチが閉じて、Vssレベルと
（電源の低電位側で正論理を用い、“０”レベルと
し高電位側をＶ_DDレベル，“１”レベルとする。）
となるように構成されている。ここで定時の時間
検出装置の詳細な説明は後述し、先に報時回路を
説明する。スイツチS1とコンデンサC₁は一端が
Vssと接続され、他端は、一端がＶ_DDと接続され
た抵抗R₁の他端と接続され、また、インバータ
回路（以下Ｉと略す。）I₁の入力と接続されてい
る。I₁の出力はシフトレジスタ（以下SRと略
す。）SR１の入力となつている。SR１の出力は
SR２の入力となり、SR₁とSR₂のクロツク信号T₁
は、インバータ回路I₂，I₃と抵抗R₃とコンデンサ
C₃により構成されたCR発振回路の出力、即ちイ
ンバータ回路I₂の出力であり、その周期がT₁≒
１／Ｃ_３Ｒ_３である。SR₁の出力Q₁はI₄の入力と接続され、I₄の出力とSR₂の出力とを入力とするNOR回
路（以下NOと略す。）NO₁でワンシヨツト回路１
が構成されている。そしてスイツチＳ２は、たとえば補正動作時に
閉じてVssレベルとなるような押しボタンスイツ
チであり、スイツチＳ２とコンデンサC₂は一端
がVssと接続され、他端は、一端がＶ_DDと接続さ
れた抵抗R₂の他端と接続されて、I₅の入力とな
り、I₅の出力はSR₃の入力と接続され、SR₃の出
力はSR₄の入力と接続され、SR₃，SR₄のクロツ
クは前述のクロツクT₁が接続されている。SR₃の
出力はI₆の入力と接続され、I₆の出力とSR₄の出
力とを入力とするNOR回路NO₂でワンシヨツト
回路が構成され、また、SR₄の出力はI₇の入力と
接続され、I₇の出力とSR₃の出力とを入力とする
NOR回路NO₃でもワンシヨツト回路を構成して
いる。NO₁とNO₂の出力ａ，ｂを入力とするOR
回路、（以下ORと略す。）OR₁の出力は２つの
NOR回路NO₄とNO₅により構成されたRSフリツ
プフロツプ（フリツプフロツプはＦ／Ｆと略す
る）のセツト入力となつている。そしてI₅の出力
はI₈の入力と接続され、I₆の出力とSR１３の出力
を入力とするAND回路（以下ANと略す。）AN₁
の出力はNO₃の出力ＣとともにOR２の入力とな
り、その出力ｌは前述のRSF／Ｆのリセツト入
力となつている。時報パルス発振回路は、インバータ回路I₉の入
力に抵抗R₄とコンデンサC₄の一端が接続され、I₉
の入力に抵抗R₄とコンデンサC₄の一端が接続さ
れ、I₉の出力は一対のＰチヤンネルトランジスタ
（以下Tpと略す）Tp₁とｎチヤンネルトランジス
タ（以下Tnと略す。）Tn₁で構成されたトランス
フアゲート回路（以下TGと略す。）TG₁の入力と
接続され、その出力は、抵抗R₄の他端ととも
に、Tp₂とTn₂で構成されて、入力がＶ_DDに接続
されているもう一つのTG₂の出力と接続されてI₁₀
の出力がコンデンサC₄の他端と接続されてい
る。またTn₁とTp₂のゲートはRSF／Ｆの出力即
ちNO₄の出力ｄと接続され、Tp₁とTn₂のゲート
はRSF／Ｆの出力の逆相即ちNO₅の出力と接続
されて、セツト入力と同期した報時用のパルス発
振回路７を構成している。パルス発振回路の出力即ち、I₁₀の出力はイン
バータI₁₁と、抵抗R₅とコンデンサC₅及びダイオ
ードＤで構成される微分回路と、波形整形用イン
バータI₁₂でデユーテイの小さいパルスに変換し
て変調回路８の入力ｇとなつている。そして、
I₁₀の出力はI₈の出力とともにAN₂の入力となり
AN₂の出力は、Ｆ／Ｆ５の出力がＦ／Ｆ６の入力
にＦ／Ｆ６の出力がＦ／Ｆ７の入力にＦ／Ｆ７の
出力がＦ／Ｆ８の入力に接続されて構成された計
数回路３の入力、即ちＦ／Ｆ５の入力φ_５と接続
されている。そしてまた、パルス発振回路の出
力、即ちI₁₀の出力ｆとI₅の出力を入力とする
NAND回路（以下NAと略す。）NA₁の出力を一方
の入力とするNA２のもう一方の入力はNO₃の出
力Ｃと比較回路５の出力即ちNO₅の出力ｈをとも
に入力とするOR回路OR₃の出力とI₃の出力をと
もに入力とするNA₃の出力が接続されている。そ
してNA2の出力は、Ｆ／Ｆ９の出力がＦ／Ｆ１０
の入力に接続され、Ｆ／Ｆ１０の出力はＦ／Ｆ１
１の入力に、またＦ／Ｆ１１の出力はＦ／Ｆ１２
の入力に接続されて構成された記憶回路４の入
力、即ちＦ／Ｆ９の入力φ_９と接続されている。
Ｆ／Ｆ９とＦ／Ｆ１１とＦ／Ｆ１２の出力を入力
とするAN₈はその出力をSR１５の入力と接続
し、SR１５の出力とNO２の出力ｂを入力とする
OR₄の出力ｉをＦ／Ｆ９からＦ／Ｆ１２のリセツ
ト入力とすることにより記憶回路４は13進カウン
タとして構成してある。そしてＦ／Ｆ９の出力は
Ｆ／Ｆ５の出力とともにイクスクルシブオア（以
下EXと略す。）EX₁の入力に接続されており、ま
たＦ／Ｆ１０とＦ／Ｆ６の出力はEX₂の入力に、
Ｆ／Ｆ１１とＦ／Ｆ７の出力はEX₃の入力に、
Ｆ／Ｆ１２とＦ／Ｆ８の出力はEX₄の入力にそれ
ぞれ接続されており、EX₁，EX₂，EX₃，EX₄の
出力はすべてNOR回路NO₄の入力として接続さ
れている。またNO₄の出力はSR１３の入力と接
続され、SR１３の出力はSR１４の入力と接続さ
れている。そしてSR１３の出力は前述のように
AND回路AN₁の入力に接続され、また計数回路
３として構成されたＦ／Ｆ５からＦ／Ｆ８のリセ
ツト入力となつている。そしてまたインバータ回
路I₁₃の入力となり、I₁₃の出力とSR１４の出力を
入力とするNOR回路NO₅でワンシヨツト回路を
構成し、その出力即ちNO₅の出力ｈは前述のよう
にOR回路OR₃の入力として接続されている。ところで前述のインバータI₁₂の出力ｇは接続
される前記変調回路８，出力回路９，報時装置１
０は第３図に示すようにI₁₂の出力ｇをｎチヤン
ネルトランジスタTn₃のゲートに接続し、Tn₃の
ソースはVssに、ドレインは一端がＶ_DDに接続さ
れた抵抗C₆と一端がVssに接続されたコンデンサ
C₆の他端と接続されて、一対のトランジスタTp₄
とTn₄で構成されたトランスフアゲートTG₄の入
力と接続され、その出力ｋはpnpトランジスタ
Tr₁のベースと接続されている。Tp₄のゲートに
はクロツクT₁が、Tn₄のゲートには、インバータ
I₁₄を介してT₁の逆相信号_１が接続されてい
る。そして、Tr₁のエミツタはＶ_DDに接続され、
コレクタはnpnトランジスタTr₂のベースに接続
され、Tr₂のエミツタはVssに接続され、Tr₂のコ
レクタとＶ_DD間にスピーカを接続してある。な
お、第２，３図で用いた抵抗コンデンサの具体例
は次表に示すとおりである。

【表】次に本発明の報時動作について第４，５図のタ
イムチヤートを用いて説明する。第４図は通常の
動作時、第５図は補正時における第２，３図の各
符号に対応する点の信号波形を示す。第４，５図において、φ_５はＦ／Ｆ５のφ端子
の波形、Q₅〜Q₁₃はＦ／Ｆ５〜Ｆ／Ｆ１３のＱ端
子の波形D₁₃はSR１３のＤ端子の波形である。さて、定時になつた時、第４図SIのように信号
レベルが“１”レベルから“０”レベルに変わる
と、NOR回路NO１の出力ａは、クロツクT₁の一
周期分だけ“１”レベルになり、NO₄とNO₅で構
成されたRSF／ＦをOR1を介してセツト状態に
し、その出力ｄが０レベルから“１”レベルに変
わる。そこでTG₁が導通し、TG₂が遮断されるた
めに、パルス発振を開始し、その出力即ちI₁₀の
出力ｆはＩHz程度の連続パルスを発生する。この
時AN₂は開かれているが、NA１は閉じられてい
るため、パルス数は計数回路３のみで計数され、
記憶回路４には計数されない。そして、あらかじ
め、記憶回路４に第４図Q₉，Q₁₀，Q₁₁，Q₁₂のよ
うに「３」の状態即ちQ₉，Q₁₀が“１”レベルで
Q₁₁，Q₁₂が“０”レベルの状態が記憶されてい
ると仮定すると、計数回路３が「３」の状態即ち
Q₅，Q₆が“１”レベルでQ₇，Q₈が“０”レベル
になるとイクスクルシブオアはすべて一致し、そ
の出力は“０”となりSR₁₃の入力はD₁₃は“０”
レベルから“１”レベルに変わる。そこでSR₁₃
の出力Q₁₈は一周期遅れで“１”レベルとなり
Ｆ／Ｆ５からＦ／Ｆ８の内部状態をリセツトして
Q₅からQ₆をすべて“０”レベルとするととも
に、前述のRSF／Ｆのリセツト入力として働
き、その出力ｄを再び“０”レベルに変える。そ
こで、TG₁は遮断され、TG₂が導通し、発振が停
止する。またSR₁₃の入力D₁₈が“０”レベルから
“１”レベルに変わると、比較回路を構成するワ
ンシヨツト回路の出力ｈはクロツクＴの一周期分
だけ“１”レベルになる。この信号はOR₃，
NA₃，NA₂と通して記憶回路４の入力信号とな
り、内部の状態「３」から「４」に１だけ進め
る。即ちQ₉，Q₁₀が“１”レベルでQ₁₁，Q₁₂が
“０”レベルの状態からQ₁₁が“１”レベルで
Q₉，Q₁₀，Q₁₂が“０”レベルになる。そしてま
た発振出力ｆは微分回路によりｇのようにデユー
テイの小さいパルスに変換される。そしてｇが
“１”レベルである時だけTn₃はONしTn₃のドレ
インは“０”レベルとなりTn₃がOFFになると抵
抗R₆とコンデンサC₅の時定数で“１”レベルに
なつていく。その信号をTG₄により可聴周波数た
とえばクロツク周波数T₁に変調して、pnpトラン
ジスタTr₁とnpnトランジスタTr₂につたえ、電流
増幅する。そこで、第３の報時装置１０であるス
ピーカは弛張信号に対応した残響効果をもつた電
子音を発生する。このように時針の指示時間数に
対応した報時音を発生する。次に時報の補正（修正）について説明する。時
報の報時数を修正するときはスイツチＳ２を閉じ
て修正する。その動作を第５図により次に説明す
る。外部操作によりスイツチＳ２を閉じて“１”
レベルから“０”レベルに変わると、NOR回路
NO₂の出力ｂは第５図のように、クロツクT₁の一
周期分だけ“１”レベルになり、RSF／ＦをOR
１を介してセツト状態にし、パルス発振を開始
し、I₁₀の出力ｆはＩHz程度の連続パルスを発生
する。それと同時にNO₂の出力ｂはOR４を介し
て記憶回路のＦ／Ｆ９〜Ｆ／Ｆ１２をリセツトす
る。そして、その時、既にAN₂は閉じられ、
NA₁，NA₂が開かれているため、パルス数は記憶
回路４のみで計数され、計数回路３には計数され
ない。そこで、所定の時刻たとえば「３」に対応
した数だけI₁₀の出力ｆからパルスを発生させ、
定時の時と同様に微分回路，変調回路，出力回路
を通じてスピーカより電子音を発生させる。所定
の数たとえば「３」の電子音を発生させた後、ス
イツチＳ２を開き、“０”レベルから“１”レベ
ルに変わると、NOR回路NO₃の出力Ｃはクロツ
クT₁の一周期分だけ“１”レベルになり、
RSF／ＦをOR２を介してリセツト状態にし、パ
ルス発振を停止させる。それと同時にOR３，NA
３，NA２を介してNO₃の出力Ｃのパルスを記憶
回路に計数させ、「１」を加える。この場合は、
「３」の状態を「４」に変える。即ちQ₉，Q₁₀が
“１”レベルでQ₁₁，Q₁₂が“０”レベルの状態か
らQ₁₁が“１”レベルでQ₉，Q₁₀，Q₁₂が“０”レ
ベルの状態に変わる。この後、時計は通常の動作
にもどつたことになる。そして次に定時（たとえ
ば４時）になると自動的にＳ１から検出信号が印
加され４回電子音を発生させる。なおOR₃を省略し、NO₅の出力ｈをNA３の入
力として直接接続すると、前述の説明でわかるよ
うに、記憶回路「１」を加える操作がなくなる。
そこで次に鳴らしたい数、たとえば「４」だけス
イツチＳ２を操作して電子音を発生させると次に
定時になつた時に４回電子音を発生する。また第６図のように第２図の回路に更にシフト
レジスタSR１５の出力Q₁₅をOR４の入力として
接続するとともにOR２の入力として接続する
と、補正スイツチＳ２を閉じて第３図のスピーカ
１０より電子音を発生する場合、電子音に対応し
たパルス数が記憶回路で計数され、記憶回路の内
容が１３になると、即ちQ₉，Q₁₁，Q₁₂の出力が
すべて“１”になるとSR１５の出力Q₁₅も“１”
となりOR２を介してRSフリツプフロツプをリセ
ツトし、パルス発振を停止させる。それと同時に
記憶回路の内容を消去し、Ｆ／Ｆ９からＦ／Ｆ１
２の出力すべてを“０”にする。そこでNO₅の出
力ｈはクロツクT₁の巾だけ“１”レベルである
パルスを発生するが、NA₃のゲートが開かれてい
ないために記憶回路には１が、計数されない。し
かるのちにスイツチＳ２を開くとNO₃の出力Ｃよ
りパルスが発生し、OR₃，NA₃，NA₂を介して記
憶回路に「１」が計数される。補正スイツチＳ２を閉じ続けると閉じた時間に
比例してパルスが発振し、電子音を発する。しか
し本発明の回路構成で電子音の数が13を越えるこ
とがなく、それ以上スイツチＳ２を閉じていて
も、電子音を発することなく、その後スイツチＳ
２を放して通常の動作にもどると次に定時になつ
たときには常に電子音を１回だけ発し、１時の状
態となるようになつているため、補正がたいへん
わかりやすくなつている。また第２図の報時回路を集積回路化する場合に
は第２図において記憶回路に用いられたリセツト
型フリツプフロツプＦ／Ｆ９の代わりに第７図の
ようにセツト型フリツプフロツプＦ／Ｆ９を用い
ると、第２図の機能を損なうことなく、OR回路
OR３を省略することができる。又、集積回路化
する場合はシフトレジスタSR１５を省略し、AN
３の出力を直接OR４の入力に接続しても良い。また、インバータI₉，I₁₀とトランスフアゲート
TG₁，TG₂，及び抵抗R₄，コンデンサC₄で構成さ
れる報時用のパルス発振回路７は、第８図に示す
ようにNAND回路NA４，インバータI₁₅，抵抗
R₄，コンデンサC₄で構成し、NA４の一方の入力
ｌをRSF／Ｆの出力即ちNO₄の出力ｄと接続し、
I₁₅の出力をI₁₁の入力に接続しても良いし、又、
第９図に示すようにNOR回路NO₆とインバータ
I₁₆，I₁₇抵抗R₄，コンデンサC₄でパルス発振回路
を構成し、NOR６の一方の入力ｍをRSF／Ｆの
出力の逆相即ちNO５の出力と接続し、I₁₇の出力
はI₁₁の入力と接続しても良い。つぎに第２図の報時用のパルス発振回路６の部
分を詳しく説明する。通常NO₄の出力は“０”レ
ベルでありNO５の出力が“１”レベルであるの
でTG₁は非導通であり、TG₂は導通して、I₁₀の入
力は“１”レベルとなつている。そこでI₁₀の出
力は“０”レベルとなり、コンデンサC₄の一方
の電極K₁は負の電荷が帯電している。またI₉の入
力は抵抗R₄を介して“１”レベルとなり、I₉の出
力は“０”レベルとなつている。そしてまた、コ
ンデンサC₄のもう一方の電極K₂には正の電荷が
帯電している。この状態でNO₄の出力が“１”と
なり、NO₅の出力が“０”となると、TG₁が導通
し、TG₂が非導通となる。それと同時にI₁₀の入力
は“１”レベルから“０”レベルに変化し、Ｖ_DD
→I₁₀のＰチヤンネルトランジスタ→I₁₀の出力→
コンデンサC₄の電極K₁で充電し、コンデンサC₄
の電極K₂→抵抗R₄→I₁₀の入力→TG→I₉の出力→
I₉のｎチヤンネルトランジスタ→Vssで放電を行
なう。上記の充放電が進むに従つてI₉の入力の電
位は、Ｖ_DDレベルからVssレベルに下がつてい
く。そして閾値電圧を越えるとI₉の出力は“０”
レベルから“１”レベルに変わり、I₁₀の入力も
“０”レベルから“１”レベルに変わり、Ｖ_DD→
I₉のＰチヤンネルトランジスタ→I₉の出力→TG₁
→抵抗R₄→コンデンサの電極K₂で充電し、コン
デンサK₁→I₁₀の出力→I₁₀のｎチヤンネルトラン
ジスタ→Vssで放電して、I₉の入力電位が再び
VssレベルからＶ_DDレベルへと上昇していく。上
記の充放電を操り返えすことにより発振が行なわ
れ、その時定数は、抵抗R₄とコンデンサC₄の積
で決まる。ここで注意すべき点はRSF／Ｆの出
力、即ちNO₄の出力が“０”レベルから“１”レ
ベルに変わると同時に、I₁₀の出力も“０”レベ
ルから“１”レベルに変わり発振を行なう点であ
り、即ちRSF／Ｆの出力（パルス発振制御回路
６出力）と同期したパルス発振を行なう点にあ
る。前述した本発明者らの提案にかかる特願昭50−
122681号（特開昭52−46852号公報）の報時時計
においては検出回路の出力と報時用のパルス発振
との若干のずれが起り同期をとることができなか
つたが、上述した時計構成によればこの同期をと
ることができ、時刻と報時の開始を完全に同期さ
せることができ、報時動作の補正も容易に行うこ
とができる。なお、I₁₀の出力に接続された微分回路をも含
めて集積化を行う場合には第１０図のような回路
構成すなわちＦ／Ｆ１６のリセツトにクロツク
T₁を接続した構成にすると外付部品としてのコ
ンデンサC₅を除くことができる。また第２図，第３図の回路は、発振回路を除け
ば、NAND回路，AND回路，トランスフアゲー
ト回路で構成されているのでNOR回路とインバ
ータ回路で構成できるため、Ｃ−MOS以外にIIL
にて集積化も可能でその時は、出力トランジスタ
Tr₁，Tr₂も同一チツプ上に形成できる。次に定時の時間検出装置の構成例を説明する。
第１１図は本発明の報時時計の一実施例の正面概
略構成を示し、本体２１には図示していないが、
基準周波数にもとづく駆動装置が設置され秒針２
２，分針２３（長針），時針２４（短針）が駆動
される。２５は目盛板、１０はスピーカであり、
報時補正用のスイツチＳ２が設置されている。さて分針と秒針が正時を示したときにスイツチ
S₁を駆動する機構を説明する。時刻検出機構の一
例の要部断面図およびその分解斜視図をそれぞれ
第１２図および第１３図に示す。これらの図にお
いて、地板３１と３２の間に秒針車３３が配設さ
れ、秒針車３３に秒針軸３４が設けられその先端
が地板３１を挿通している。秒針車３３はカナ部
３３ａ，ギヤ部３３ｂ，カム部３３ｃをもつ。同
じく地板３１と３２の間に配設される伝え車３５
は、カナ３６と秒針車３３と噛合するギヤ３７か
らなり、カナ３６とギヤ３７とが段クラツチ結合
をしている。この段クラツチの段数ｎ（整数）
は、ｎ＝Z₂／Z₁ Z₁：秒針車カナ部３３ａの歯数 Z₂：伝え車ギヤ３７のギヤ歯数となるように選ばれる。この実施例では、Z₁＝
８，Z₂＝64に選ばれているため、段数ｎは８にな
る。そこで、カナ３６に形成されたカム部３６ａ
に円周に沿つて等間隔に８個の突起３６ｂを形成
し、その突起に嵌合する８個の穴３７ａをもつギ
ヤ３７をカム部３６ａ上に載置し、ばね３８で押
圧して段クラツチが構成される。３９はばね３８
の抜け止め用のストツプリングである。また、カ
ム部３６ａには２個の切欠部３６ｃが形成されて
いる。ギヤ部４０ａ，カム部４０ｂ，カナ部４０
ｃをもつ分針車４０は、地板３１に形成された保
持筒４１に遊合され、そのギヤ部４０ａがカナ３
６と噛合している。針回し車４２は、地板３１，
３２を挿通していて、第１２図の下方に押圧され
たときに、そのギヤ部１２ａが分針車４０のギヤ
部４０ａと噛合し、その状態で針回し車４２を回
すことにより時間合せをするようになつている。
Ｌ字状のレバー４３は、地板３１，３２に回動自
在に設けられその起立辺に、秒針車３３のカム部
３３ｃに係合する突部４３ａおよび分針車４０の
カム部４０ｂに係合する突部４３ｂをもち、下辺
にカム部３６ａの切欠部３６ｃに係合する突部４
３ｃをもつ。そして、第３図のように、レバー４
３は、ばね４４により常時矢印方向に引張り付勢
されている。磁石４４はレバー４３の下辺端部に
固定されていて、この磁石４４に対面して報時用
リードスイツチ４５が配設され磁石４４に接近す
るとONとなり離間するとOFFとなるようになつ
ている。つぎに、報時用リードスイツチ４５の駆動につ
いて説明する。秒針車３３のカム部３３ｃは１分
間に１回転、２個の切欠部３６ｃをもつカム部３
６ａは８分に１回転、分針車４０のカム部４０ｂ
は１時間に１回転するため、分針および秒針の双
方が正時を示すときに、カム部３３ｃ，カム部３
６ａの切欠部３６ｃおよびカム部４０ｂがレバー
４３の突部４３ａ，４３ｃ，４３ｂに係合するよ
うに設定すると、１時間毎にレバー４３が作動し
報時用リードスイツチ４５がONとなる。すなわ
ち、レバー４３の突部４３ａ，４３ｃ，４３ｂと
カム部３３ｃ，カム部３６ａの切欠部３６ｃおよ
びカム部４０ｂの係合時間をそれぞれ数秒（リー
ドスイツチ４５をONするのに必要な時間），約１
分，約４分に選び、突部４３ａがカム部３３ｃに
係合する約30秒前に突部４３ｃが切欠部３６ｃに
係合するように、さらに約２分前に突部４３ｂと
カム部４０ｂが係合するように、カム部３３ｃ，
３６ａ，４０ｂの位置を設定し、その位置で分
割，秒針を正時たとえば12時に設定すると、常に
12時の位置に分針，秒針が位置したときにリード
スイツチ４５がONとなる。これを第１５図のタ
イムチヤートに示す。第１５図において、横軸は
時間を示す。指針の時間合せは、針回し車４２を
操作して分針車４０，カナ３６，日の裏車（図示
せず），時針車（図示せず）を回転させて行な
う。このとき、分針車４０の回転によりカナ３６
が回転するが、カナ３６とギヤ３７は1/8回転刻
みの段クラツチ結合をしているため、カナ３６と
ギヤ３７とでスリツプをおこす。そのため、カナ
３６は1/8回転刻みで回転するがギヤ３７は回転
しない。その結果、秒針車３３は、針回し車４２
による時間合せ動作と関係なく運針のための回転
を継続する。この場合、カナ３６の歯数は８、分
針車４０のギヤ部４０ａの歯数は60に選ばれてい
るため、カナ３６の1/8回転によつて分針車１０
は（1/8）×（8/60）＝1/60回転（１分）する。こよ
うに、針図し車４２の操作によりカナ３６は1/8
回転し、それによつて分針車４０が１分刻みで回
転するとともに、秒針車３３は初期回転を継続
し、指針の時間合せを動作により秒針と分針の位
置関係に誤差が生じることはない。なお、リードスイツチ４５の作動時刻に多少の
誤差が認められる場合は秒針車３３のカム部３３
ｃを除くことができる。この場合は、突部４３ｃ
がカム部３６ｃの切欠部３６ｃと係合する位置
で、分針，秒針を正時に固定すればよい。また、
カムには凹部の代わりに突部を設けてもよい。この構成によれば、秒針車，伝え車および分針
車にそれぞれカムを設け、カムの凹部とそれぞれ
係合する突部をもつレバーを配設し、各カムとレ
バーの各空部の係合がすべて一致したときにレバ
ーが作動し、分針のみならず秒針もが正時を示し
たときにスイツチＳ１が駆動するようになり、秒
表示誤差のない報時時計を得ることができる。以上の実施例では報時手段として主に音を用い
る場合を説明したが、第２図の発振回路の出力、
即ちI₁₀の出力ｆに出力トランジスタを接続し、
出力トランジスタの出力とLEDもしくはフオト
トランジスタを接続して報時手段として光を用い
ても良い。以上のように、従来基準周波数源を用いる電気
あるいは電子式時計においては、時刻を知る手段
として視覚のみであつたが本発明により視覚と共
に聴覚ににより時刻を知ることができる。このた
め、時刻を知るためにわざわざ時計を見る必要が
なくなり自然の形で明確に時刻を知る事ができ
る。更に夜間等の暗所においても、正確な時刻を知
ることができる。更に数個の抵抗、コンデンサを
除いてすべて集積化が可能であり、安価でかつ非
常に小型な報時機械を提供できる。そして、通常
は報時用のパルスを発振させていないので低消費
電力化も考慮されたことになる。そして報時用の
スイツチＳ１が入ると同時に、即ち定時になると
同時に、即ち定時になると同時に秒針に合致した
電子音を発生するため非常に正確な時報となる。
また時報の終了と同時に欠の時報を発する準備が
できているためにシステムとしての誤動作が少な
い。そして補正時に発振パルス数を記憶回路で直
接計数するために、補正スイツチの操作のみで報
時補正を非常に簡単に行うことができる。またス
ピーカより発する電子音はサステイン回路が組み
込まれているために、残響効果を供なつた音とな
り、非常に聞き易くなる。このように本発明は、基準発振周波数により電
気的に駆動される時計において、正確な報時動作
を行わせるとともに、その報時補正を補正用スイ
ツチにより容易に行うことができるすぐれた機能
を有するものである。

【図面の簡単な説明】

第１図は本発明の一実施例にかかる報時時計の
報時部の概略構成図、第２図，第３図は本発明の
一実施例の報時時計の報時部の回路構成図、第４
図は第２図，第３図に示す本発明の報時時計の各
点の定時の際の動作波形図、第５図は同報時時計
の補正時の動作波形図、第６，７図はそれぞれ本
発明の報時時計の報時部の他の実施例の要部回路
構成図、第８図，第９図はパルス発振回路の他の
実施例の回路図、第１０図は本発明の報時時計の
集積回路化をさらに進めた場合の一回路構成図、
第１１図は同報時時計の正面図、第１２図は本発
明の報時時計における定時の時刻検出装置の構成
例の要部断面図、第１３図はその分解斜視図、第
１４図はレバー，分針車，秒針車の位置関係の説
明図、第１５図は報時用リードスイツチの駆動を
説明するタイムチヤートである。１，１１……ワンシヨツト回路、２，１２……
ゲート回路、３……計数回路、４……記憶回路、
５……比較回路、６……パルス発振制御回路、７
……パルス発振回路、８……変調回路、１０……
報時装置、２２……秒針、２３……長針、２４…
…時計、３３……秒針車、３３ｃ，３６ａ，４０
ｂ……カム部、３６ｃ……切欠部、４０……分針
車、４３……レバー、４３ａ，４３ｂ，４３ｃ…
…突部、４４……磁石、４５……報時用リードス
イツチ（Ｓ１）、Ｓ２……報時補正用スイツチ。

Claims

【特許請求の範囲】１時刻表示用目盛と、基準発振周波数を分周す
る分周回路を有し指針を駆動する時刻表示用駆動
装置と、定時の時刻を検出し時刻検出機構を有す
る秒時刻検出装置と、上記時刻に対応した報時信
号を発生する報時装置と、上記定時の時刻の検出
信号を受けて駆動されるパルス発振制御回路と、
上記パルス発振制御回路によつてその発振動作が
制御され上記報時信号用のパルスを発するパルス
発振回路と、前記パルス発振回路から出力される
パルス数を計数する計数回路と、予め定時の時刻
に対応した数を記憶する記憶回路と、前記計数回
路の計数出力と記憶回路の記憶内容を比較し、両
者が一致したときに上記パルス発振制御回路に停
止信号を出力する比較回路と、分針および秒針を
駆動する駆動装置に応じて動く永久磁石又は感磁
性スイツチと、固定設置された感磁性スイツチ又
は永久磁石とを備え、上記報時装置から報時用の
報時信号を発生させ、上記報時信号の終了ととも
に上記計数回路をリセツトさせ、上記感磁性スイ
ツチと永久磁石により定時の０秒を検出すること
を特徴とする報時時計。２時刻表示用目盛と、基準発振周波数を分周す
る分周回路を有し指針を駆動する時刻表示用駆動
装置と、定時の時刻を検出し時刻検出機構を有す
る秒時刻検出装置と、上記時刻に対応した報時信
号を発生する報時装置と、上記定時の時刻の検出
信号を受けて駆動されるパルス発振制御回路、上
記パルス発振制御回路によつてその発振動作が制
御され上記報時信号用のパルスを発するパルス発
振回路、前記パルス発振回路から出力されるパル
ス数を計数する計数回路、予め定時の時刻に対応
した数を記憶する記憶回路、前記計数回路の計数
出力と記憶回路の記憶内容に比較し、両者が一致
したときに上記パルス発振制御回路に停止信号を
出力する比較回路、入力信号を所定パルスに変換
する第１および第２のワンシヨツト回路、前段回
路からの信号を選択的に入力して出力する第１お
よび第２のゲート回路を有する報時電子回路と、
報時補正スイツチにより制御される上記記憶回路
の内容を補正するとともに上記報時装置から報時
用の報時信号を発生させる補正回路とを備え上記
報時信号の終了とともに、上記計数回路をリセツ
トさせる報時時計であつて、前記秒時刻検出装置
からの入力が上記第１のワンシヨツト回路を介し
て上記パルス発振制御回路の入力となり、上記補
正スイツチからの入力が上記第２のワンシヨツト
回路を介して上記パルス発振制御回路の入力とな
り、この第２のワンシヨツト回路の出力を上記記
憶回路の入力に印加し、上記パルス発振回路の出
力は上記第１のゲート回路を介して上記計数回路
の入力となるとともに、上記第２のゲート回路を
介して上記記憶回路の入力となり、上記比較回路
の出力が上記パルス発振制御回路の入力に印加さ
れ、前記第２のワンシヨツト回路から出力される
補正開始信号にて、前記第１のゲート回路を閉
じ、第２のゲート回路を開くように制御されてい
ることを特徴とする報時時計。３第１および第２のワンシヨツト回路を構成す
るシフトレジスタ回路のクロツク信号と、上記パ
ルス発振回路の出力を変調して報時装置を駆動す
るトランスフアゲート入力信号とを共用すること
を特徴とする特許請求の範囲第２項に記載の報時
時計。