JPS6233792B2

JPS6233792B2 -

Info

Publication number: JPS6233792B2
Application number: JP52028851A
Authority: JP
Inventors: Yasukazu Nishino; Yoshito Desaki; Yasuhiro Sugihara
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1977-03-15
Filing date: 1977-03-15
Publication date: 1987-07-22
Also published as: JPS53113461A

Description

【発明の詳細な説明】本発明は搬送波作成方式に関して、従来PLL回
路等アナログ回路により構成されていたものを、
純デイジタル回路で構成し、IC化をはかり易く
することを目的とする。[Detailed Description of the Invention] Regarding the carrier wave generation method, the present invention replaces the carrier wave generation method that was conventionally configured with analog circuits such as PLL circuits.
The purpose is to construct it with a pure digital circuit and make it easier to integrate it into an IC.

フアクシミリ信号の伝送方式において、受信側
で同期検波を行なう必要がある伝送方式、例えば
振幅変調の残留側波帯伝送方式等で伝送された場
合、受信側で搬送波を再生しなければならない。
第１図はフアクシミリ信号の変調波でａはブラン
キング信号、ｂは画信号である。従来の搬送波再
生方式を第２図を用いて説明する。１は受信信号
の入力端子、２はブランキング取出信号の入力端
子、３はブランキング信号取出回路、４は位相比
較器、５は低域フイルタ、６は電圧制御発振器、
７は再生搬送波出力端子である。入力端子１から
入力された受信信号、即ち第１図の波形は、入力
端子２からの信号によつてブランキング信号取出
回路によつてブランキング信号の期間だけ取出さ
れ、位相比較器４によつて電圧制御発振器６の発
振周波数との周波数と位相が比較され、その差に
応じた差信号電圧が生じ、低域フイルタ５を通し
て電圧制御発振器６の制御端子に加えられその周
波数、位相差がなくなる方向に電圧制御発振器６
の発振周波数が制御され、出力端子７からその発
振周波数が出力される様に、PLL回路を用いて構
成されている。この場合、搬送波再生回路をIC
化しようとする場合、位相比較器、電圧制御発振
器等が個々にIC化されるが、外付の部品が残
り、搬送波再生回路全体をIC化することは困難
であり、又PLL回路の安定性等にも問題点があ
る。 When a facsimile signal is transmitted using a transmission method that requires synchronous detection on the receiving side, such as an amplitude modulation vestigial sideband transmission method, the carrier wave must be regenerated on the receiving side.
FIG. 1 shows a modulated wave of a facsimile signal, where a is a blanking signal and b is an image signal. A conventional carrier wave regeneration method will be explained using FIG. 2. 1 is an input terminal for a received signal, 2 is an input terminal for a blanking extraction signal, 3 is a blanking signal extraction circuit, 4 is a phase comparator, 5 is a low-pass filter, 6 is a voltage controlled oscillator,
7 is a reproduced carrier wave output terminal. The received signal input from input terminal 1, that is, the waveform shown in FIG. Then, the frequency and phase are compared with the oscillation frequency of the voltage controlled oscillator 6, and a difference signal voltage corresponding to the difference is generated, which is applied to the control terminal of the voltage controlled oscillator 6 through the low-pass filter 5, eliminating the frequency and phase difference. Voltage controlled oscillator 6 in the direction
The oscillation frequency is controlled and the oscillation frequency is outputted from the output terminal 7 using a PLL circuit. In this case, the carrier regeneration circuit is
When attempting to convert the carrier wave regeneration circuit into an IC, the phase comparator, voltage controlled oscillator, etc. are individually integrated into ICs, but external components remain and it is difficult to integrate the entire carrier regeneration circuit into an IC, and the stability of the PLL circuit is etc. also have problems.

本発明は上記従来技術に鑑み、純デイジタル回
路で構成した新規な搬送波作成方式を提供するも
のである。 In view of the above-mentioned prior art, the present invention provides a new carrier wave generation method configured with a pure digital circuit.

以下本発明の詳細について図面とともに説明す
る。第３図は本発明の基本ブロツク図であり、第
４図に示すタイミングチヤートを用いて説明す
る。８は受信信号の入力端子で第１図の波形が入
力され９はゼロクロス点検出回路で入力端子８か
らの入力された波形を２値信号に変換する。第４
図のハは入力端子８の入力信号でニはゼロクロス
点検出回路９で２値信号に変換された波形であ
る。１０はブランキング取出信号の入力端子、１
１はブランキング信号処理回路で、その結果とし
て、信号ホ，ヘ及びヘが出力される。つまり、入
力端子１０の入力信号ロがＨレベルの期間ゼロク
ロス点検出回路９からの信号ニを取出し、その信
号の立上りおよび立下り点を検出し、それを（ｎ
＋１）個のパルスとして取出す（図４の信号
ホ）。更に、このパルスの１番目のものとｎ＋１
番目のものより、カウンターイネーブル信号へ及
びヘが生成される。第４図のロはブランキング取
出信号で、ホはｎ＝４とした場合のニの立上り、
立下りの検出波形である。ここでｎは周期を測定
するために抜き出したブランキング信号中の搬送
波の数を示すものであり、本実施例においては抜
き出された半周期の数を表している。１２は固定
発振器、１３はカウンタで、ゼロクロス点検出回
路９の信号の立上りおよび立下りが（ｎ−１）個
取出されている期間（信号ヘがハイレベル期
間）、固定発振器１２の出力をカウントし、その
期間が終わるとカウントをストツプしその結果を
記憶しておく。ヘはカウンタ１３がカウントを行
なう期間を示し、イは固定発振器１２の出力、ト
はカウンタ１３が固定発振器１２の出力をカウン
トする個数を示している。１４は除算器で、カウ
ンタ１３がカウントをストツプし記憶した数をｍ
とするとｍをｎで割り算し、その商ｋと余りｌと
を求める。 The details of the present invention will be explained below with reference to the drawings. FIG. 3 is a basic block diagram of the present invention, which will be explained using the timing chart shown in FIG. Reference numeral 8 denotes an input terminal for a received signal, into which the waveform shown in FIG. 1 is input. Reference numeral 9 denotes a zero-cross point detection circuit, which converts the waveform input from input terminal 8 into a binary signal. Fourth
In the figure, C is the input signal of the input terminal 8, and D is the waveform converted into a binary signal by the zero-crossing point detection circuit 9. 10 is an input terminal for blanking output signal; 1
Reference numeral 1 designates a blanking signal processing circuit, and as a result, signals E, H, and F are output. That is, during the period when the input signal B of the input terminal 10 is at H level, the signal D from the zero cross point detection circuit 9 is extracted, the rising and falling points of the signal are detected, and the signal (n
+1) pulses (signal E in FIG. 4). Furthermore, the first of this pulse and n+1
From the second one, a counter enable signal and a are generated. In Fig. 4, B is the blanking output signal, E is the rising edge of D when n=4,
This is a falling detection waveform. Here, n indicates the number of carrier waves in the blanking signal extracted to measure the period, and in this embodiment, represents the number of half cycles extracted. 12 is a fixed oscillator, and 13 is a counter, which counts the output of the fixed oscillator 12 during the period when (n-1) rising and falling edges of the signal from the zero-cross point detection circuit 9 are taken out (period when the signal is at a high level). When the period ends, the count is stopped and the result is memorized. F indicates the period during which the counter 13 counts, A indicates the output of the fixed oscillator 12, and G indicates the number of outputs of the fixed oscillator 12 counted by the counter 13. 14 is a divider, which stops the counter 13 from counting and calculates the stored number by m.
Then, divide m by n and find the quotient k and remainder l.

１５はカウンタでカウンタ１３がカウントを行
なつていない期間、すなわち、カウンタ１３で所
定期間、固定発振器１２の出力イをカウントし、
そのカウント結果ｍを記憶している時に、固定発
振器１２の出力イをカウントし、そのカウント内
容（現在のカウント値）を１８の遅延回路、１９
の切換回路に出力する。カウンタ１５は２０の一
致回路の出力チによりクリアされ、新たに固定発
振器１２の出力イをカウントし始める。信号ヘは
信号ヘの反転信号であつてヘのＨレベル期間はカ
ウンタ１５及びカウント１６がカウントを行なう
期間を示している。 A counter 15 counts the output of the fixed oscillator 12 during a period when the counter 13 is not counting, that is, for a predetermined period.
When the count result m is stored, the output a of the fixed oscillator 12 is counted, and the count contents (current count value) are sent to the delay circuit 18 and 19.
output to the switching circuit. The counter 15 is cleared by the output A of the matching circuit 20, and starts counting the output A of the fixed oscillator 12 anew. The signal ``H'' is an inverted signal of the signal ``H'', and the H level period of the signal ``H'' indicates the period during which the counter 15 and the counter 16 perform counting.

１６はカウンタで信号ヘのＬレベル期間クリア
され信号ヘのＨレベル期間、すなわち、カウンタ
１５が固定発振器１２の出力イをカウントしてい
る時、２０の一致回路の出力信号チを０からｎ−
１まで順にカウントするｎ進のカウンタである。
１７は余り補正回路で、除算器１４の余りｌとカ
ウンタ１６の内容（現在のカウント値）によつて
出力１あるいは０を出力する。余り補正回路１７
はカウンタ１６がカウントされるごとに出力信号
を変化させｎ回中ｌ回は出力１を残り（ｎ−ｌ）
回は出力０を出す。例えばカウンタ１６の内容が
０〜ｎ−ｌ−１までは０、ｎ−ｌ〜ｎ−１までは
１を出力する。１８は遅延回路で、カウンタ１５
の出力を固定発振器１２の１クロツク分遅延さす
回路である。すなわち、カウンタ１５のカウント
値が９である時は８を、カウント値10である時は
９を出力する。 16 is a counter that is cleared during the L level period of the signal and is cleared during the H level period of the signal, that is, when the counter 15 is counting the output A of the fixed oscillator 12, the output signal Q of the matching circuit 20 is cleared from 0 to n-
It is an n-ary counter that counts sequentially up to 1.
A remainder correction circuit 17 outputs an output of 1 or 0 depending on the remainder l of the divider 14 and the contents of the counter 16 (current count value). Remainder correction circuit 17
changes the output signal every time the counter 16 counts, and outputs 1 out of n times, leaving the output 1 (n-l)
times outputs 0. For example, when the contents of the counter 16 are from 0 to n-l-1, 0 is output, and when the contents are from n-l to n-1, 1 is output. 18 is a delay circuit, and counter 15
This circuit delays the output of the fixed oscillator 12 by one clock. That is, when the count value of the counter 15 is 9, 8 is output, and when the count value is 10, 9 is output.

１９は切換回路で余り補正回路１７の出力が１
の時はカウンタ１５の出力を１クロツク分遅延さ
せた方（遅延回路１８の出力）を、０の時はカウ
ンタ１５の出力をそのまま選択する回路である。 19 is a switching circuit, and the output of the remainder correction circuit 17 is 1.
When 0, the circuit selects the output of the counter 15 delayed by one clock (the output of the delay circuit 18), and when it is 0, the output of the counter 15 is selected as is.

２０は一致回路で切換回路１９の出力と除算器
１４での除算結果の商とが一致した時出力チを出
す回路であり、この出力によりカウンタ１５がク
リアされた新たに固定発振器１２の出力をカウン
トし始め、またこの出力によりカウンタ１６をカ
ウントアツプする。したがつて余り補正回路１７
の出力が０の時は固定発振器１２はｋ分周、出力
が１の時、１２は（ｋ＋１）分周される。チは、
ｎ＝４、ｍ＝39であるからｋ＝９、ｌ＝３で、カ
ウンタ１６の内容が１、２、３の時余り補正回路
１７の出力が１、カウンタ１６の内容が０の時余
り補正回路１７の出力が０とした場合の一致回路
２０の出力信号である。 Reference numeral 20 denotes a coincidence circuit which outputs an output chi when the output of the switching circuit 19 and the quotient of the division result from the divider 14 match, and this output causes the counter 15 to be cleared and the output of the fixed oscillator 12 to be newly output. Counting starts, and the counter 16 is counted up based on this output. Therefore, the remainder correction circuit 17
When the output of the fixed oscillator 12 is 0, the frequency of the fixed oscillator 12 is divided by k, and when the output is 1, the frequency of the fixed oscillator 12 is divided by (k+1). Chi is
Since n=4 and m=39, k=9 and l=3, and when the contents of the counter 16 are 1, 2, and 3, the output of the remainder correction circuit 17 is 1, and when the contents of the counter 16 is 0, the remainder is corrected. This is the output signal of the matching circuit 20 when the output of the circuit 17 is 0.

即ち、本実施例においてはカウンタ１６のカウ
ント内容が０のときに余り補正回路１７は０を出
力し、したがつて、切換回路１９はカウンタ１５
の出力を選択する。一致回路２０は除算器１４の
商ｋ（＝９）とカウンタ１５の出力が一致したと
きパルスチを出力するので、カウンタ１５がカウ
ントｋ（＝９）のときにパルスチが出力される。
即ち固定発振器１２の出力イはｋ（＝９）分周さ
れる。次にカウンタ１６のカウント内容が１〜３
のときは余り補正回路１７は１を出力し、したが
つて、切換回路１９は遅延回路１８の出力を選択
する。遅延回路１８はカウンタ１５の１カウント
前のカウントを出力するので、カウンタ１５がカ
ウントｋ＋１（＝10）のときｋ（＝９）を出力
し、したがつて一致回路２０からパルスチが出力
されるのはカウンタ１５がｋ＋１カウントしたと
きである。即ち、固定発振器１２の出力イはｋ＋
１（＝10）分周される。２１はフリツプフロツプ
回路で構成され切換回路で信号ヘの期間は、信号
ホを、ヘの期間は一致回路２０の出力信号チを２
分の１した信号を作成する回路である。２２は再
生搬送波の出力端子である。図４のリは再生搬送
波の出力波形である。これをブランキング信号ご
とに繰り返し行なうとデユーテイがほとんど50：
50の再生搬送波が得られる。ここでｎ＝２ⁱ（ｉ
は自然数）となるようにｎを定めるとカウンタ１
３の記憶した内容が２進表示でＱ_jＱ_j-1……Ｑ_i…
…Q₀であるとすると商はＱ_jＱ_j-1……Ｑ_i余りがＱ
_i-1……Q₀となり、１４の除算器は不要となる。 That is, in this embodiment, when the count content of the counter 16 is 0, the remainder correction circuit 17 outputs 0, and therefore the switching circuit 19 outputs 0 when the count content of the counter 16 is 0.
Select the output of Since the matching circuit 20 outputs a pulse when the quotient k (=9) of the divider 14 and the output of the counter 15 match, a pulse is output when the counter 15 reaches the count k (=9).
That is, the output A of the fixed oscillator 12 is frequency-divided by k (=9). Next, the count contents of counter 16 are 1 to 3.
In this case, the remainder correction circuit 17 outputs 1, and therefore the switching circuit 19 selects the output of the delay circuit 18. Since the delay circuit 18 outputs the count one count before the counter 15, it outputs k (=9) when the count of the counter 15 is k+1 (=10), and therefore the pulse chi is output from the coincidence circuit 20. is when the counter 15 counts k+1. That is, the output i of the fixed oscillator 12 is k+
The frequency is divided by 1 (=10). Reference numeral 21 is a flip-flop circuit, which is a switching circuit that selects the output signal H of the matching circuit 20 during the period when the signal is on, and selects the output signal from the coincidence circuit 20 during the period when the signal is on.
This is a circuit that creates a signal divided by 1. 22 is an output terminal for a reproduced carrier wave. 4 is the output waveform of the reproduced carrier wave. If you repeat this for each blanking signal, the duty will be almost 50:
50 regenerated carrier waves are obtained. Here n=2 ⁱ (i
is a natural number), the counter 1
The memorized contents of 3 are expressed in binary notation as Q _j Q _j-1 ...Q _i ...
…If Q is ₀ , then the quotient is Q _j Q _j-1 …Q _i remainder is Q
_i-1 ...Q becomes ₀ , and 14 dividers become unnecessary.

以上のような本発明の回路によれば、ゼロクロ
ス点検出回路以外はすべてデジタル方式で構成さ
れているから容易にIC化を計ることが出来る。
また本方式では入力信号の２倍の周波数をｎ周期
分取出し、ｎ周期間に存在する固定の発振器のク
ロツク数をカウントしているからｎ周期間に最大
１クロツク分のカウント誤差が生じる。搬送波を
2.1KHz、ブランキング信号の周波数を９Hzとし
32周期間をカウントすると、９Hz中に4.2KHz
（搬送波の２倍の周波数）の波の個数は約467
（１／９／１／４．２×１０^３≒467）であり、測定結
果をくり返し用いて再生した搬送波に対して最大４６７／３２≒15
クロツク分の誤差が生じる。再生搬送波の誤差をも
との搬送波の±３゜までとすると、固定発振器の
周波数はxMHzは方程式15×１／ｘ×１０^６＝１／２．１
×１０^３× ３／３６０を解くことによつて得られ、ｘ＝3.78MHzとなり、汎用のTTL回路でも十分組むことが出来
る。 According to the circuit of the present invention as described above, since everything except the zero-crossing point detection circuit is configured in a digital manner, it can be easily integrated into an IC.
Furthermore, in this method, a frequency twice as high as that of the input signal is extracted for n periods, and the number of clocks of a fixed oscillator existing during the n periods is counted, so that a count error of at most one clock occurs between the n periods. carrier wave
2.1KHz, blanking signal frequency is 9Hz.
Counting 32 cycles, 4.2KHz in 9Hz
The number of waves (twice the frequency of the carrier wave) is approximately 467
(1/9/1/4.2×10 ³ ≒467), and the maximum is 467/32≒15 for the carrier wave reproduced by repeatedly using the measurement results.
An error corresponding to the clock will occur. Assuming that the error of the recovered carrier wave is within ±3° of the original carrier wave, the frequency of the fixed oscillator xMHz is calculated by the equation 15 x 1/x x 10 ⁶ = 1/2.1
It is obtained by solving ×10 ³ × 3/360, and x=3.78MHz, which can be easily assembled with a general-purpose TTL circuit.

[Brief explanation of the drawing]

第１図は不連続信号波形図、第２図は従来の搬
送波再生方式のブロツク図、第３図は本発明の一
実施例の搬送波作成方式の基本ブロツク図、第４
図は第３図のタイミングチヤートである。８，１０……入力端子、９……ゼロクロス点検
出回路、１１……ブランキング信号処理回路、１
２……固定発振器、１３……カウンタ、１４……
除算器、１５，１６……カウンタ、１７……余り
補正回路、１８……遅延回路、１９，２１……切
換回路、２０……一致回路、２２……出力端子。 FIG. 1 is a discontinuous signal waveform diagram, FIG. 2 is a block diagram of a conventional carrier wave regeneration system, FIG. 3 is a basic block diagram of a carrier wave generation system according to an embodiment of the present invention, and FIG.
The diagram is a timing chart of FIG. 3. 8, 10...Input terminal, 9...Zero cross point detection circuit, 11...Blanking signal processing circuit, 1
2... Fixed oscillator, 13... Counter, 14...
Divider, 15, 16... Counter, 17... Remainder correction circuit, 18... Delay circuit, 19, 21... Switching circuit, 20... Coincidence circuit, 22... Output terminal.

Claims

[Claims]

1 A generation means for creating a signal with a frequency twice the frequency of the carrier wave from the continuously transmitted part of the carrier wave that is repeatedly transmitted at a constant cycle, and a built-in fixed device for the period of n waves of the twice the frequency signal. means for counting the number of clocks of the oscillator; means for dividing the counted result by the n to obtain a quotient k and a remainder l; n-
l) times are divided by k, and the remaining l times are divided by (k+1), and the clock number of the fixed oscillator is counted. During the counting period, the output of the generating means is used, and during other periods, the output of the frequency divider is used. 1. A carrier wave generation method comprising: means for selecting a signal; and means for frequency-dividing the selected signal by two to generate a continuous wave having the same frequency and the same phase as a transmitted carrier wave.