JPS62293672A - 固体撮像素子 - Google Patents
固体撮像素子Info
- Publication number
- JPS62293672A JPS62293672A JP61137419A JP13741986A JPS62293672A JP S62293672 A JPS62293672 A JP S62293672A JP 61137419 A JP61137419 A JP 61137419A JP 13741986 A JP13741986 A JP 13741986A JP S62293672 A JPS62293672 A JP S62293672A
- Authority
- JP
- Japan
- Prior art keywords
- type
- well region
- region
- conductivity type
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 claims abstract description 21
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 239000000969 carrier Substances 0.000 claims abstract description 16
- 238000009825 accumulation Methods 0.000 claims description 6
- 238000003384 imaging method Methods 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000000605 extraction Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000000779 depleting effect Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/148—Charge coupled imagers
- H01L27/14887—Blooming suppression
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Electromagnetism (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の詳細な説明
〔産業上の利用分野〕
本発明は固体撮像素子、特に光生成キャリア用蓄積キャ
パシタのリセット機構を備えた固体撮像素子に関する。
パシタのリセット機構を備えた固体撮像素子に関する。
第４図は、リセット機構を備えた固体撮像素子の従来例
の主要部の断面図である。１はｐ型半導体基板、２はｎ
型領域でｐ型半導体基板１との接合によりホトダイオー
ドを形成している。３はｐ型基板１に空乏層４を形成し
てホトダイオードの光生成キ、ヤリャを蓄積させる蓄積
ゲート電極、５はｎ型領域２即ちホトダイオードの電位
を設定する為のバリアゲート電極、６はｎ＋型型トレイ
領領域７はリセットゲート電極である。ｎ＋型トドレイ
ン領域６びリセットゲート電極７は、空乏層４をソース
とするＭＯＳ ＦＥＴを構成している。８はｎ＋型ト
ドレイン領域６接続された電荷吸出し用電極である。
の主要部の断面図である。１はｐ型半導体基板、２はｎ
型領域でｐ型半導体基板１との接合によりホトダイオー
ドを形成している。３はｐ型基板１に空乏層４を形成し
てホトダイオードの光生成キ、ヤリャを蓄積させる蓄積
ゲート電極、５はｎ型領域２即ちホトダイオードの電位
を設定する為のバリアゲート電極、６はｎ＋型型トレイ
領領域７はリセットゲート電極である。ｎ＋型トドレイ
ン領域６びリセットゲート電極７は、空乏層４をソース
とするＭＯＳ ＦＥＴを構成している。８はｎ＋型ト
ドレイン領域６接続された電荷吸出し用電極である。
次に、第５図を参照しながら従来例の動作について説明
する。第５図は従来例の電極配置に沿った電位分布図で
あり、φＢ、φＳＴ＋ φＲ１φＤはそれぞれバリアゲ
ート電極５、蓄積ゲート電極３、リセットター１〜電極
７、ｎ＋型トドレイン領域６電位である。先ずｎ型領域
２で発生した光生成キャリヤは、電位φ８を乗り越えて
、蓄積ゲート電極３下の電位φＳＴの所に集められる。
する。第５図は従来例の電極配置に沿った電位分布図で
あり、φＢ、φＳＴ＋ φＲ１φＤはそれぞれバリアゲ
ート電極５、蓄積ゲート電極３、リセットター１〜電極
７、ｎ＋型トドレイン領域６電位である。先ずｎ型領域
２で発生した光生成キャリヤは、電位φ８を乗り越えて
、蓄積ゲート電極３下の電位φＳＴの所に集められる。
この為、電位φＳＴが次第に浅くなり、φａよりも浅く
なると、キャリヤは電位φλを乗り越えて電位φ０の０
１型ドレイン領域６に集められる。そしてキャリヤは電
極８によって外部に吸出される。
なると、キャリヤは電位φλを乗り越えて電位φ０の０
１型ドレイン領域６に集められる。そしてキャリヤは電
極８によって外部に吸出される。
この場合、リセットゲート電極７及びｎ＋型トドレイン
領域６ブルーミング抑制機構として働いている。又、電
荷蓄積ゲート電極３下のキャリヤを出力回路（図示せず
）に接続された電荷転送レジスタ（図示せず）へ送出し
た後、電位φＲを電位φ５アよりも高くすれば、電位φ
Ｓ丁の部分に残留しているキャリヤをｎ＋型トドレイン
領域６吸出する事ができる。これにより暗電流成分を除
去して、固体撮像素子のＳ／Ｎを向上する事が可能とな
る。ところで、従来例においては、ｎ ＋型ドレイン領
域６に対して電荷吸出し用の電極８を設ける場合、１μ
ｍ程度の厚い絶縁膜に開孔を設ける必要がある。しかし
、この開孔の大きさは、今日の微細パターン技術をもっ
てしても２μｍｆｉ以下にする事は困難であり、又ｎ１
型ドレイン領域６内に確実に開孔し、且つ開孔する際の
横方商工・ンチング等を考慮すれば開孔端と前記ｎ“型
ドレイン領域６の端部とのマージンは２μｍ程度は取る
必要がある。この様に各寸法等を考慮すれば、ｎ“型ド
レイン領域６は６μｍ角の大きさになる。
領域６ブルーミング抑制機構として働いている。又、電
荷蓄積ゲート電極３下のキャリヤを出力回路（図示せず
）に接続された電荷転送レジスタ（図示せず）へ送出し
た後、電位φＲを電位φ５アよりも高くすれば、電位φ
Ｓ丁の部分に残留しているキャリヤをｎ＋型トドレイン
領域６吸出する事ができる。これにより暗電流成分を除
去して、固体撮像素子のＳ／Ｎを向上する事が可能とな
る。ところで、従来例においては、ｎ ＋型ドレイン領
域６に対して電荷吸出し用の電極８を設ける場合、１μ
ｍ程度の厚い絶縁膜に開孔を設ける必要がある。しかし
、この開孔の大きさは、今日の微細パターン技術をもっ
てしても２μｍｆｉ以下にする事は困難であり、又ｎ１
型ドレイン領域６内に確実に開孔し、且つ開孔する際の
横方商工・ンチング等を考慮すれば開孔端と前記ｎ“型
ドレイン領域６の端部とのマージンは２μｍ程度は取る
必要がある。この様に各寸法等を考慮すれば、ｎ“型ド
レイン領域６は６μｍ角の大きさになる。
更に、゛リセットゲート電極７の有効チャネル長、即ち
ｎ１型ドレイン領域６の端と蓄積ゲート電極３の端との
間隔は、ショートチャネル効果等を考慮すると３μｍ以
上にする必要がある。
ｎ１型ドレイン領域６の端と蓄積ゲート電極３の端との
間隔は、ショートチャネル効果等を考慮すると３μｍ以
上にする必要がある。
従って、従来の固体撮像素子において、リセット機構を
設ける際の長さとしては、前記有効チャネル長３μｍと
ｎ＋型トドレイン領域６長さ６μの合せて９μｍとなる
。この値は今後、益々高密度化していく固体撮像素子に
とって極めて大きなものであり、高密度化を困難にする
ものである。
設ける際の長さとしては、前記有効チャネル長３μｍと
ｎ＋型トドレイン領域６長さ６μの合せて９μｍとなる
。この値は今後、益々高密度化していく固体撮像素子に
とって極めて大きなものであり、高密度化を困難にする
ものである。
本発明の目的は、高密度化に好適なリセ・７ト機構を有
する固体撮像素子を提供することにある。
する固体撮像素子を提供することにある。
本発明の固体撮像素子は、一導電型半導体基板の一主表
面側の選択的に形成された他導電型ウェル領域と、前記
他導電型ウェル領域に選択的に設けられた一導電型領域
を含んでなるｐｎ接合型ホトダイオードと、前記他導電
型ウェル領域の前記一導電型領域近傍の上方に設けられ
た蓄積ゲート電極を有し、前記蓄積ゲート電極下の前記
他導電型ウェル領域の表面を反転状態もしくは蓄積状態
にして前記ホトダイオードで生成されたキャリヤを蓄積
しもしくは蓄積されたキャリヤを前記一導電型半導体基
板に排出する電圧印加手段を備えたものである。
面側の選択的に形成された他導電型ウェル領域と、前記
他導電型ウェル領域に選択的に設けられた一導電型領域
を含んでなるｐｎ接合型ホトダイオードと、前記他導電
型ウェル領域の前記一導電型領域近傍の上方に設けられ
た蓄積ゲート電極を有し、前記蓄積ゲート電極下の前記
他導電型ウェル領域の表面を反転状態もしくは蓄積状態
にして前記ホトダイオードで生成されたキャリヤを蓄積
しもしくは蓄積されたキャリヤを前記一導電型半導体基
板に排出する電圧印加手段を備えたものである。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例の主要部を示す半導体チップ
の断面図である。
の断面図である。
この実施例はｎ型半導体基板１０の一主表面側に選択的
に形成されたｐ型ウェル領域１１と、ｐ型ウェル領域１
１に選択的に設けられたｎ型領域２を含んでなるρｎ接
合型ホトダイオードと、ｐ型ウェル領域１１のｎ型領域
２近傍の上方に設けられた蓄積ゲート電極３を有し、蓄
積ゲート電極３下のｐ型ウェル領域１１の表面を反転状
態もしくは蓄積状態にして前述のホトダイオードで生成
されたキャリヤを蓄積しもしくは蓄積されたキャリヤを
ｎ型半導体基板１０に排出する電圧印加手段を備えたも
のである。
に形成されたｐ型ウェル領域１１と、ｐ型ウェル領域１
１に選択的に設けられたｎ型領域２を含んでなるρｎ接
合型ホトダイオードと、ｐ型ウェル領域１１のｎ型領域
２近傍の上方に設けられた蓄積ゲート電極３を有し、蓄
積ゲート電極３下のｐ型ウェル領域１１の表面を反転状
態もしくは蓄積状態にして前述のホトダイオードで生成
されたキャリヤを蓄積しもしくは蓄積されたキャリヤを
ｎ型半導体基板１０に排出する電圧印加手段を備えたも
のである。
次に、この実施例の動作について説明する。
第２図、第３図は実施例の動作を説明するためのそれぞ
れ反転状態及び蓄積状態における半導体基板の厚さ方向
の電位分布図である。
れ反転状態及び蓄積状態における半導体基板の厚さ方向
の電位分布図である。
第２図に示すように、蓄積ゲート電極３に電圧■Ｑを印
加し、ｐ型ウェル領域１１の表面を反転状態にする。ｎ
育生導体基板１０には電圧ＶＳｔｌｂが印加されている
ものとする。１２はｐ型ウェル領域１１及びｎ型半導体
基板１０の電位を表わす曲線である。点線はフェルミ準
位を示す。この時、ｐ型ウェル領域１１の表面には「従
来の技術」の項で説明した様な、光生成キャリヤ送出後
の残留電荷１３が存在しているとする。・次に、第３図
に示す様に蓄積ゲート電極３に一■、３の電圧を印加し
て、ｐ型ウェル領域１１の表面を蓄積状態にすると、残
留電荷１３は矢印１４で示したようにｎ型半導体基板１
０の方に引抜かれ、蓄積ゲート電極３の下から除去され
る。
加し、ｐ型ウェル領域１１の表面を反転状態にする。ｎ
育生導体基板１０には電圧ＶＳｔｌｂが印加されている
ものとする。１２はｐ型ウェル領域１１及びｎ型半導体
基板１０の電位を表わす曲線である。点線はフェルミ準
位を示す。この時、ｐ型ウェル領域１１の表面には「従
来の技術」の項で説明した様な、光生成キャリヤ送出後
の残留電荷１３が存在しているとする。・次に、第３図
に示す様に蓄積ゲート電極３に一■、３の電圧を印加し
て、ｐ型ウェル領域１１の表面を蓄積状態にすると、残
留電荷１３は矢印１４で示したようにｎ型半導体基板１
０の方に引抜かれ、蓄積ゲート電極３の下から除去され
る。
又、電圧ＶＳＵｂを大きくしてｐ型中エル領域１１全体
を空乏化することで、ｐ型ウェル領域１１の電位を空乏
化前の電位よりも高くしてやれば、ｐ型ウェル領域１１
の表面に蓄積しきれない光生成キャリヤはｎ型半導体基
板１０の方に引抜かれるので、ブルーミング制機構とし
て働く。
を空乏化することで、ｐ型ウェル領域１１の電位を空乏
化前の電位よりも高くしてやれば、ｐ型ウェル領域１１
の表面に蓄積しきれない光生成キャリヤはｎ型半導体基
板１０の方に引抜かれるので、ブルーミング制機構とし
て働く。
以上説明した様に本発明は、ｎ型半導体基板の表面に形
成したｐ型ウェル領域内にリセット機構として働く電位
分布を与える事で、ブルーミング制御はｐ型ウェル領域
を空乏化する事により、又、残留電荷の掃出しはｐ型ウ
ェル領域の表面を蓄積状態にする事により可能であるか
ら、従来のようなリセットグー１〜電極やｎ＋型ヒトレ
イン領域不要となりリセット機構は従来の２／３の面積
ですむので高密度化が可能となる効果がある。
成したｐ型ウェル領域内にリセット機構として働く電位
分布を与える事で、ブルーミング制御はｐ型ウェル領域
を空乏化する事により、又、残留電荷の掃出しはｐ型ウ
ェル領域の表面を蓄積状態にする事により可能であるか
ら、従来のようなリセットグー１〜電極やｎ＋型ヒトレ
イン領域不要となりリセット機構は従来の２／３の面積
ですむので高密度化が可能となる効果がある。
第１図は本発明の一実施例の主要部を示す半導体チップ
の断面図、第２図及び第３図はそれぞれ実施例の動作を
説明するための反転状態及び蓄積状態における電位分布
図、第４図は従来例の主要部を示す半導体チップの断面
図、第５図は従来例の電極配置に沿った電位分布図であ
る。 １・・・ｎ型半導体基板、２・・・ｎ型領域、３・・・
蓄積ゲート電極、４・・・空乏層、５・・・バリアゲー
ト電極、６・・・ｎ＋型トドレイン領域７・・・リセッ
トゲート電極、８・・・電荷吸出し用電極、９・・・絶
縁膜（Ｓｉ０２）、１０・・・ｎ型半導体基板、１１・
・・ｎ型ウェル領域、１２・・・電位曲線、１３・・・
電荷。
の断面図、第２図及び第３図はそれぞれ実施例の動作を
説明するための反転状態及び蓄積状態における電位分布
図、第４図は従来例の主要部を示す半導体チップの断面
図、第５図は従来例の電極配置に沿った電位分布図であ
る。 １・・・ｎ型半導体基板、２・・・ｎ型領域、３・・・
蓄積ゲート電極、４・・・空乏層、５・・・バリアゲー
ト電極、６・・・ｎ＋型トドレイン領域７・・・リセッ
トゲート電極、８・・・電荷吸出し用電極、９・・・絶
縁膜（Ｓｉ０２）、１０・・・ｎ型半導体基板、１１・
・・ｎ型ウェル領域、１２・・・電位曲線、１３・・・
電荷。
Claims (1)
- 一導電型半導体基板の一主表面側の選択的に形成された
他導電型ウェル領域と、前記他導電型ウェル領域に選択
的に設けられた一導電型領域を含んでなるｐｎ接合型ホ
トダイオードと、前記他導電型ウェル領域の前記一導電
型領域近傍の上方に設けられた蓄積ゲート電極を有し、
前記蓄積ゲート電極下の前記他導電型ウェル領域の表面
を反転状態もしくは蓄積状態にして前記ホトダイオード
で生成されたキャリヤを蓄積しもしくは蓄積されたキャ
リヤを前記一導電型半導体基板に排出する電圧印加手段
を備えたことを特徴とする固体撮像素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61137419A JPS62293672A (ja) | 1986-06-12 | 1986-06-12 | 固体撮像素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61137419A JPS62293672A (ja) | 1986-06-12 | 1986-06-12 | 固体撮像素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62293672A true JPS62293672A (ja) | 1987-12-21 |
Family
ID=15198189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61137419A Pending JPS62293672A (ja) | 1986-06-12 | 1986-06-12 | 固体撮像素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62293672A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02237067A (ja) * | 1989-03-09 | 1990-09-19 | Matsushita Electron Corp | 固体撮像装置 |
-
1986
- 1986-06-12 JP JP61137419A patent/JPS62293672A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02237067A (ja) * | 1989-03-09 | 1990-09-19 | Matsushita Electron Corp | 固体撮像装置 |
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