JPS62287172A - テスト回路 - Google Patents
テスト回路Info
- Publication number
- JPS62287172A JPS62287172A JP61131393A JP13139386A JPS62287172A JP S62287172 A JPS62287172 A JP S62287172A JP 61131393 A JP61131393 A JP 61131393A JP 13139386 A JP13139386 A JP 13139386A JP S62287172 A JPS62287172 A JP S62287172A
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- 239000000872 buffer Substances 0.000 abstract description 6
- 238000000034 method Methods 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 3
- 230000000873 masking effect Effects 0.000 description 2
- 101150032130 MOG1 gene Proteins 0.000 description 1
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- 230000007423 decrease Effects 0.000 description 1
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- 238000005516 engineering process Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔産業上の利用分野〕
本発明は半導体集積回路のテスト回路に関し、特に通常
動作状態では出力状態となり、リセット中にツルアツブ
されるボートを利用したテスト回路に関する。
動作状態では出力状態となり、リセット中にツルアツブ
されるボートを利用したテスト回路に関する。
従来、チップ上の集積回路をテストモードに設定する場
合、第１の方法としてテスト用のピンを１ビンチツプに
設け、テストモードと通常動作モードをこのピンへ与え
られる論理レベルｒＯＪ又は「１」をみて切り換える方
法がある。嘔らに、第２の方法として、通常動作電圧よ
り絶対１＠が尚い矩；圧を通常動作時に用いられる入力
ピンに供給し、そのアナログレベルを判定してテストモ
ードに切り換える方法がある。第３の方法としては、ス
申常動作モードでは出力ピンであシ、リセット中はプル
アップされるピンに外部からテスト状態信号を与え、７
ステムクロソクでラッチしてテストモードに切シ換える
方法がある。これら第１及び第２．第３の従来の方法は
一般によく知られているのでここでは特に詳述しない。
合、第１の方法としてテスト用のピンを１ビンチツプに
設け、テストモードと通常動作モードをこのピンへ与え
られる論理レベルｒＯＪ又は「１」をみて切り換える方
法がある。嘔らに、第２の方法として、通常動作電圧よ
り絶対１＠が尚い矩；圧を通常動作時に用いられる入力
ピンに供給し、そのアナログレベルを判定してテストモ
ードに切り換える方法がある。第３の方法としては、ス
申常動作モードでは出力ピンであシ、リセット中はプル
アップされるピンに外部からテスト状態信号を与え、７
ステムクロソクでラッチしてテストモードに切シ換える
方法がある。これら第１及び第２．第３の従来の方法は
一般によく知られているのでここでは特に詳述しない。
前述した従来の第１の方法に於いては、通常の動作でｒ
ｔｃ：＋定Ｓｉ８！レベルを入力せねばならずピンの利
用効率がわるい。第２の方法では、チャンネル幅或は配
線ピッチがより狭くなりつつある今日では耐圧という点
に於いて問題がある。又、従来の第３の方法では、ピン
から雑音が乗ることによって通常動作であってもテスト
モードとして動作する１ｌｌｉ′］能性があり有効とは
いえない。
ｔｃ：＋定Ｓｉ８！レベルを入力せねばならずピンの利
用効率がわるい。第２の方法では、チャンネル幅或は配
線ピッチがより狭くなりつつある今日では耐圧という点
に於いて問題がある。又、従来の第３の方法では、ピン
から雑音が乗ることによって通常動作であってもテスト
モードとして動作する１ｌｌｉ′］能性があり有効とは
いえない。
本発明のテスト回路は、通常動作状態で出力モードとな
りリセット中はプルアップされる少なくとも２つの端子
の一方の端子をテストモードクロ、ツク入力端子とし、
他方の端子の論理的状態遷移をみてテストモードを設定
するか否かを判定する第１の手段と、該第１の手段から
の出力をストローブとしてテストモードを保持するため
に一つ又ｒｉ複数の入力端子の情報をテスト情報として
ラッチする第２の手段と、システムクロックでリセット
信号の書味を遅延さぜプルア−／１の状態を引き伸ばす
手段と、リセット１５号が解除されたことを検出する第
３の手段と、該第３の手段からのストローブを前記論理
的状態遷移をみる端子の出力でマスクもしくはノンマス
クし前記第２の手段兼ひに第３の手段をリセットするか
否かを決定する手段とを鳴している。
りリセット中はプルアップされる少なくとも２つの端子
の一方の端子をテストモードクロ、ツク入力端子とし、
他方の端子の論理的状態遷移をみてテストモードを設定
するか否かを判定する第１の手段と、該第１の手段から
の出力をストローブとしてテストモードを保持するため
に一つ又ｒｉ複数の入力端子の情報をテスト情報として
ラッチする第２の手段と、システムクロックでリセット
信号の書味を遅延さぜプルア−／１の状態を引き伸ばす
手段と、リセット１５号が解除されたことを検出する第
３の手段と、該第３の手段からのストローブを前記論理
的状態遷移をみる端子の出力でマスクもしくはノンマス
クし前記第２の手段兼ひに第３の手段をリセットするか
否かを決定する手段とを鳴している。
次に、本発明について図面を参照して訳明する。
第１図は本発明の一実施例のブロック図である。
又第２図、第３図は各々テストモード並ひに通常動作に
おけるタイミング図である。以下１囲を参照してその詳
細を説明する。
おけるタイミング図である。以下１囲を参照してその詳
細を説明する。
テスト回路は７ステムクロツクとリセット信号とを入力
とし、リセッ） ｒｏｊ （リセット中を現わす）と
該リセット解除後システムクロックの立下りよシフクロ
ック勘間「０」を出力し、トライステートバッファ６．
８の出力をフローティングに促［御する入力に接？ｚＧ
れると共にプルアップトランジスタ（ＰチャンネルＭＯ
８ＦＥＴ）５．．７のゲートに接続されたプルアップ制
＠Ｊ伯号２と、デストモード引き込みブイタルを知らせ
るウィンドウ１ｇ号３と、リセット解除後ｌクロック期
間出力されるリセット解除ストローブ４を出力するテス
トモード丈イクルＬ’９１回路ｌと、ソースが電源にゲ
ートかｍＩ記ｌの出力であるプルアップ制萌１信号２に
、ドレインがボー）ＡＫ［絖されたＰチャンネルＭＯ８
ＦｇＴ５と、入力が内部データ線１５に出力がホー１４
に制御ゲートが前記ｌのプルアップ？ｌ］ｌＩ御伯号２
に接続されたトライステートバッファ６と、ソースが電
源にゲートが前記１の一方であるプルγツブ制釦信号２
にドレインがボートＢに接続されたＰチャンネルＭ０８
ＦＥＴ７と、入力が内部データｉ１６に出力がボートＢ
に制御ゲートが前記ｌのプルアップ制＝イぎ号２に接続
されたトライステートバッファ８と、入力がボートＡに
出力がＡＮＤゲートｌＯに接続されたインバータ９と、
入力が該９並びにウィンドウ信号３と接続された前記Ａ
Ｎ Ｄゲート１０と、入力がリセット解除ストローブ
４とボートＢに接続されたＡＮＤゲート１２と、入力が
ＡＮＤゲートｌＯとボートＢとＡ Ｎ Ｄケート１２に
接続されたテストモードストローブ発生回路１１と、入
力が絢記テストモードストロー１発生回路１１の出力１
３とＡ Ｎ Ｄゲート１２とボールＮとに接続され、出
力としてテストモード１，２・・・Ｎ−１を出力するテ
ストモード保持回路１４とから構成される。
とし、リセッ） ｒｏｊ （リセット中を現わす）と
該リセット解除後システムクロックの立下りよシフクロ
ック勘間「０」を出力し、トライステートバッファ６．
８の出力をフローティングに促［御する入力に接？ｚＧ
れると共にプルアップトランジスタ（ＰチャンネルＭＯ
８ＦＥＴ）５．．７のゲートに接続されたプルアップ制
＠Ｊ伯号２と、デストモード引き込みブイタルを知らせ
るウィンドウ１ｇ号３と、リセット解除後ｌクロック期
間出力されるリセット解除ストローブ４を出力するテス
トモード丈イクルＬ’９１回路ｌと、ソースが電源にゲ
ートかｍＩ記ｌの出力であるプルアップ制萌１信号２に
、ドレインがボー）ＡＫ［絖されたＰチャンネルＭＯ８
ＦｇＴ５と、入力が内部データ線１５に出力がホー１４
に制御ゲートが前記ｌのプルアップ？ｌ］ｌＩ御伯号２
に接続されたトライステートバッファ６と、ソースが電
源にゲートが前記１の一方であるプルγツブ制釦信号２
にドレインがボートＢに接続されたＰチャンネルＭ０８
ＦＥＴ７と、入力が内部データｉ１６に出力がボートＢ
に制御ゲートが前記ｌのプルアップ制＝イぎ号２に接続
されたトライステートバッファ８と、入力がボートＡに
出力がＡＮＤゲートｌＯに接続されたインバータ９と、
入力が該９並びにウィンドウ信号３と接続された前記Ａ
Ｎ Ｄゲート１０と、入力がリセット解除ストローブ
４とボートＢに接続されたＡＮＤゲート１２と、入力が
ＡＮＤゲートｌＯとボートＢとＡ Ｎ Ｄケート１２に
接続されたテストモードストローブ発生回路１１と、入
力が絢記テストモードストロー１発生回路１１の出力１
３とＡ Ｎ Ｄゲート１２とボールＮとに接続され、出
力としてテストモード１，２・・・Ｎ−１を出力するテ
ストモード保持回路１４とから構成される。
以下本発明の動作について第２図並びに第３図をもって
説明する。第２図はテストモード設定時についてのタイ
ピングチャートである。テストモードサイクル認識回路
ｌはリセット「０」の入力によシブルアツブｔ！ＩＩ
Ｎ信号２を「０」とし、トライステートバッファ６．８
は内部データ線１５゜１６からのデータをボー１−Ａ、
Ｂに出力することを中止しフローティングとなる。更に
、ＰチャンネルＭＯ８Ｆ’ＥＴ５．７が「ＯＮ」し、ボ
ートＡ並びＢｆ−ｉプルアップされる。ここでボートＡ
からテストモードクロックを入力すると、インバータ９
により該テストモードクロックの逆相信号を出力Ｌ Ａ
、 Ｎ ＤゲートｌＯに供給される。このとキＡＮＤゲ
ート１０の他方の入力であるウィンドウ信号３に「１」
となっておシ、ＡＮＤゲート１０はテストモードクロツ
タの逆相信号を出力する。又、ボニトＢからはテストモ
ード判別信号として該テストモードクロックが数クロツ
クの間プルアヅプ状態もしくは「ｌ」を入力した後、テ
ストモードサイクル認識回路ｌの出力であるプルアップ
制御信号２が「ｌ」、即ちリセットＪＩＬ除後システム
クロックで２クロツク後まで「０」が入力される。
説明する。第２図はテストモード設定時についてのタイ
ピングチャートである。テストモードサイクル認識回路
ｌはリセット「０」の入力によシブルアツブｔ！ＩＩ
Ｎ信号２を「０」とし、トライステートバッファ６．８
は内部データ線１５゜１６からのデータをボー１−Ａ、
Ｂに出力することを中止しフローティングとなる。更に
、ＰチャンネルＭＯ８Ｆ’ＥＴ５．７が「ＯＮ」し、ボ
ートＡ並びＢｆ−ｉプルアップされる。ここでボートＡ
からテストモードクロックを入力すると、インバータ９
により該テストモードクロックの逆相信号を出力Ｌ Ａ
、 Ｎ ＤゲートｌＯに供給される。このとキＡＮＤゲ
ート１０の他方の入力であるウィンドウ信号３に「１」
となっておシ、ＡＮＤゲート１０はテストモードクロツ
タの逆相信号を出力する。又、ボニトＢからはテストモ
ード判別信号として該テストモードクロックが数クロツ
クの間プルアヅプ状態もしくは「ｌ」を入力した後、テ
ストモードサイクル認識回路ｌの出力であるプルアップ
制御信号２が「ｌ」、即ちリセットＪＩＬ除後システム
クロックで２クロツク後まで「０」が入力される。
該テストモード判別信号並びにＡＮＤゲート１゜の出力
にテストモードストロ−１発生回路１１に供給され、テ
ストモード判別信号がｒｌＪからｒＯＪへの変化によっ
てテストモードストローブ１３を「ｌ」となす。テスト
モード保持回路１４は該テストモードストローブ１３が
「１」のとき、ボールＮからのテストモードの指定をラ
ッチする。
にテストモードストロ−１発生回路１１に供給され、テ
ストモード判別信号がｒｌＪからｒＯＪへの変化によっ
てテストモードストローブ１３を「ｌ」となす。テスト
モード保持回路１４は該テストモードストローブ１３が
「１」のとき、ボールＮからのテストモードの指定をラ
ッチする。
第２図では例としてテストモードｌ指定の情報に基ツき
、テストモード１を「１」とし、テストモード２．・・
・テストモードＮ−１（４各々ｒＯＪとなる。テストモ
ード認識回路ｌのテストモード解除ストロ−１４はリセ
ット解除後ｌンステムクロック期間発生されるが、ボー
トＢがらの大刀であるテストモード判別１ｇ号がテスト
モード設定時には「０」を入力されている為ＡＮＤゲー
ト１２ぽ「０」となりマスクされる。よって、テストモ
ード判別回路１１並びにテストモード保持回路にクリア
されすリセット解除後２ンステムクロツク後プルアップ
制御信号は「ｌ」となる。この結果、Ｐチャンネル間Ｏ
８ＦＥＴ５．７ｉｌ−ｔｒＯＦＦ」すると同時に出力バ
ッファ６．８ｒまアクティブとなり、各々内部データ線
１５．１６の情報をボートＡ。
、テストモード１を「１」とし、テストモード２．・・
・テストモードＮ−１（４各々ｒＯＪとなる。テストモ
ード認識回路ｌのテストモード解除ストロ−１４はリセ
ット解除後ｌンステムクロック期間発生されるが、ボー
トＢがらの大刀であるテストモード判別１ｇ号がテスト
モード設定時には「０」を入力されている為ＡＮＤゲー
ト１２ぽ「０」となりマスクされる。よって、テストモ
ード判別回路１１並びにテストモード保持回路にクリア
されすリセット解除後２ンステムクロツク後プルアップ
制御信号は「ｌ」となる。この結果、Ｐチャンネル間Ｏ
８ＦＥＴ５．７ｉｌ−ｔｒＯＦＦ」すると同時に出力バ
ッファ６．８ｒまアクティブとなり、各々内部データ線
１５．１６の情報をボートＡ。
Ｂに伝えるべく作動する。又、ボールＮｒｆ情報の人出
力が可能となり、テスト動作を開始する。
力が可能となり、テスト動作を開始する。
以下、通常動作について第３図をもって説明する。リセ
ットｒＯＪに於いてプルアア２制？Ｎｆｇ号２、ウィン
ドウ信号３．リセット解除ストローブ４ｒ′ｉ前記テス
トモード設定時と同僚の動作をするが、ボートＡおよび
ボートＢＩｒｉＰチャン坏ルＭＯ８ＦＥＴ５．６がプル
アップされた状態を保ち、インバータ９の出力は「ｏ」
となる。従って、ＡＮＤゲート１０の出力は「０」とな
シ、テストモードクロックは供給されなり。但し、ＡＮ
Ｄゲート１２ヘボー）Ｂ即ちテストモード判別信号が「
ｌ−でリセット解除ストローブ４がリセット解除後「１
」となり、テストモードストローブ発生回路 ７１１
とテストモード保持回路１４をクリアし、テストモード
ｌ、２．・・・Ｎ−１を「ｏ」とする。従って、リセッ
ト解除後は通常動作モードとして作動する。
ットｒＯＪに於いてプルアア２制？Ｎｆｇ号２、ウィン
ドウ信号３．リセット解除ストローブ４ｒ′ｉ前記テス
トモード設定時と同僚の動作をするが、ボートＡおよび
ボートＢＩｒｉＰチャン坏ルＭＯ８ＦＥＴ５．６がプル
アップされた状態を保ち、インバータ９の出力は「ｏ」
となる。従って、ＡＮＤゲート１０の出力は「０」とな
シ、テストモードクロックは供給されなり。但し、ＡＮ
Ｄゲート１２ヘボー）Ｂ即ちテストモード判別信号が「
ｌ−でリセット解除ストローブ４がリセット解除後「１
」となり、テストモードストローブ発生回路 ７１１
とテストモード保持回路１４をクリアし、テストモード
ｌ、２．・・・Ｎ−１を「ｏ」とする。従って、リセッ
ト解除後は通常動作モードとして作動する。
以上説明したように本発明に、通常動作中出力であるボ
ート２つをイ史用し、リセット中一方をテストモードク
ロックとし、他方のボートの論理的状態遷移をみてテス
トモードフェッチ用ストローブを発生せしめると共に、
リセット解除時点に於いて該論理的状態遷移の後のレベ
ルにょシテストモードをクリアするがどうがを判定する
事にょ虱論理的にテストモードを設定することができる
。
ート２つをイ史用し、リセット中一方をテストモードク
ロックとし、他方のボートの論理的状態遷移をみてテス
トモードフェッチ用ストローブを発生せしめると共に、
リセット解除時点に於いて該論理的状態遷移の後のレベ
ルにょシテストモードをクリアするがどうがを判定する
事にょ虱論理的にテストモードを設定することができる
。
従ってユーザが使用する通常動作をさせる場合に雑音耐
性を高めると共に、今後増々７ヨートチヤンネル化、微
純化して耐圧が下ってくる中で７０セ亥的変動要因と無
関係なテスト回路を供給できる効果を有する。
性を高めると共に、今後増々７ヨートチヤンネル化、微
純化して耐圧が下ってくる中で７０セ亥的変動要因と無
関係なテスト回路を供給できる効果を有する。
第１図に本発明のプロ、り図、第２図に本発明によるテ
ストモードタイミング図、第３図に本発明による通常動
作タイばング図である。 １・・・・・・テストモードサイクル認識回路、６，８
・・・・・・トライステートバッファ、１１・・・・・
・テストモードストローブ発生回路、１４・旧・・テス
トモード保持回路。
ストモードタイミング図、第３図に本発明による通常動
作タイばング図である。 １・・・・・・テストモードサイクル認識回路、６，８
・・・・・・トライステートバッファ、１１・・・・・
・テストモードストローブ発生回路、１４・旧・・テス
トモード保持回路。
Claims (1)
- 通常動作状態では出力状態となり、リセット中はプルア
ップされる少なくとも２つの端子を操作してテストモー
ドを設定するテスト回路に於いて、前記リセット中はプ
ルアップされている端子の一つをテストモードクロック
入力端子とし、他方の端子の論理的状態遷移をみてテス
トモードを設定するか否かを判定するテストモード判別
信号入力端子とし、該テストモード判別信号入力の状態
遷移を判別する第１の手段と、該第１の手段からの出力
をストローブとしてテストモードを保持するたみに一つ
以上の端子入力をラッチする第２の手段と、リセット解
除時点の状態を検出する第３の手段と、該３の手段から
のストローブで前記テストモード判別信号入力がプルア
ップされていれば前記第２の手段をリセットする手段と
を設けたことを特徴とするテスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61131393A JPS62287172A (ja) | 1986-06-05 | 1986-06-05 | テスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61131393A JPS62287172A (ja) | 1986-06-05 | 1986-06-05 | テスト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62287172A true JPS62287172A (ja) | 1987-12-14 |
Family
ID=15056918
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61131393A Pending JPS62287172A (ja) | 1986-06-05 | 1986-06-05 | テスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62287172A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5321419A (en) * | 1991-06-18 | 1994-06-14 | Canon Kabushiki Kaisha | Display apparatus having both refresh-scan and partial-scan |
-
1986
- 1986-06-05 JP JP61131393A patent/JPS62287172A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5321419A (en) * | 1991-06-18 | 1994-06-14 | Canon Kabushiki Kaisha | Display apparatus having both refresh-scan and partial-scan |
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