JPS62285163A - Channel controller - Google Patents

Channel controller

Info

Publication number
JPS62285163A
JPS62285163A JP12853686A JP12853686A JPS62285163A JP S62285163 A JPS62285163 A JP S62285163A JP 12853686 A JP12853686 A JP 12853686A JP 12853686 A JP12853686 A JP 12853686A JP S62285163 A JPS62285163 A JP S62285163A
Authority
JP
Japan
Prior art keywords
request
channel
requests
signal
flip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP12853686A
Other languages
Japanese (ja)
Inventor
Shinji Sato
佐藤 愼司
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP12853686A priority Critical patent/JPS62285163A/en
Publication of JPS62285163A publication Critical patent/JPS62285163A/en
Pending legal-status Critical Current

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/10Program control for peripheral devices
    • G06F13/12Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
    • G06F13/122Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer

Abstract

PURPOSE:To accept the request of low priority by making a received request in case this request is given again from a channel that produced an unprocessed request. CONSTITUTION:When the request produced by each circuit is accepted by a data processing part 50, it is checked with reference to a flip-flop group 54 and in response to channels 41-44 whether these channels 41-44 corresponding to those requests are equal to the channels related to the phenomena which are processed by the part 50. Then the requests of channels under processing are masked and the request having the highest priority among those unmasked requests is accepted. As a result, the requests having lower priorities can be accepted even in case the processes of high priorities are continuously carried out with the same channel in a data chain, etc. Thus the generating frequency of overruns can be greatly reduced.

Description

【発明の詳細な説明】 3、発明の詳細な説明 〔産業上の利用分野〕 本発明は、チャネル制御装置に関する。特に、データ転
送部およびチャネル接続部などからマイクロプログラム
制御部へのリクエスト受け付は処理学段に関する。
Detailed Description of the Invention 3. Detailed Description of the Invention [Field of Industrial Application] The present invention relates to a channel control device. In particular, receiving requests from the data transfer section, channel connection section, etc. to the microprogram control section is related to the processing stage.

〔概 要〕〔overview〕

本発明は、チャネル制御装置のリクエスト受け付は処理
手段において、 到来したリクエストが処理未了のリクエストを発行した
チャネルから再びリクエストされたときは、これをマス
クすることにより、 優先度の低いリクエストを受け付けることができるよう
にしたものである。
According to the present invention, when a request is received by a channel control device in a processing means, when an incoming request is requested again from the channel that issued the unprocessed request, the request is masked so that the request with a low priority is processed. It is made so that it can be accepted.

〔従来の技術〕[Conventional technology]

第2図は従来のリクエスト受け付は手段を有するチャネ
ル制御装置を説明する図である。チャネル制御装置14
はチャネル10〜13とメモリ15との間のデータ転送
を制御する。例えば、チャネル10とメモリ15との間
のデータはチャネル10−チャネル接続部16−データ
転送部18−メモリ15のルートで転送される。
FIG. 2 is a diagram illustrating a conventional channel control device having a request receiving means. Channel control device 14
controls data transfer between channels 10-13 and memory 15. For example, data between the channel 10 and the memory 15 is transferred along the channel 10 - channel connection section 16 - data transfer section 18 - memory 15 route.

また、データ転送にあたっては転送開始、転送終了、デ
ータチェーンおよびページングなど種々の処理が必要で
あり、このための情報はデータ処理部20で管理されて
いる。チャネル接続部16および17やデータ転送部1
日および19でこのような処理が必要となった場合は、
データ処理部20ヘチヤネル番号およびリクエストコー
ドとともにリクエスト信号を送出してデータ処理部20
へ要求する。チャネル接続部16および17とデータ転
送部18および19からデータ処理部20へ送出された
リクエスト信号のうちあらかじめ定められた優先順位に
従って最も優先順位の高いリクエストが優先選択回路2
1で選択され、リクエスト受け付は回路22で受け付け
られてマイクロプログラム制御回路23へ指示がなされ
る。チャネル接続部16および17とデータ転送部18
および19からのリクエストはこの例では最大二個まで
受け付けて処理することができ、リクエスト受け付は回
路22からの制御によりマイクロプログラム制御回路2
3で現在処理中のリクエストのチャネル番号がチャネル
番号保持レジスタ24および25の一方にセットされる
。ところで、同一チャネルに関するリクエストの処理に
ついては処理された結果の順序が狂うとデータ転送で誤
動作が生じる。これを避けるために優先選択回路21で
選択されたリクエスト信号31に関するチャネル番号3
0をチャネル番号保持レジスタ24および25の内容と
チャネル番号比較回路26および27で比較し、チャネ
ル番号30がレジスタ24および25のいずれかの内容
と一敗していると、ノアゲート28とアンドゲート29
でリクエスト信号31をマスクしてこのリクエストが受
けずすけられないようにしてt、)る。あるチャネルに
関する処理が終了してその旨がマイクロプログラム制御
回路23からリクエスト受け付は回路22に通知される
と、リクエスト受け付は回路22はチャネル番号保持レ
ジスタ24および25のうち処理の終了したチャネル番
号の保持されている方のレジスタをリセットする。これ
により処理が終了したチャネルに関するリクエストが受
け付は可能になる。このようにして同一チャネルに関す
るリクエスト処理の追い越しを避けている。
Furthermore, data transfer requires various processes such as transfer start, transfer end, data chaining, and paging, and information for this purpose is managed by the data processing unit 20. Channel connection parts 16 and 17 and data transfer part 1
If such processing becomes necessary on the 1st and 19th,
The data processing unit 20 sends a request signal along with a channel number and a request code to the data processing unit 20.
request to. Among the request signals sent from the channel connection sections 16 and 17 and the data transfer sections 18 and 19 to the data processing section 20, the request with the highest priority according to a predetermined priority order is selected by the priority selection circuit 2.
1, the request is accepted by the circuit 22, and an instruction is given to the microprogram control circuit 23. Channel connection sections 16 and 17 and data transfer section 18
In this example, up to two requests can be accepted and processed from the microprogram control circuit 2 and 19 under the control of the circuit 22.
At step 3, the channel number of the request currently being processed is set in one of the channel number holding registers 24 and 25. By the way, when processing requests regarding the same channel, if the order of the processed results is out of order, a malfunction will occur in data transfer. In order to avoid this, channel number 3 related to the request signal 31 selected by the priority selection circuit 21
0 is compared with the contents of the channel number holding registers 24 and 25 by the channel number comparison circuits 26 and 27, and if the channel number 30 is the same as the contents of either of the registers 24 and 25, the NOR gate 28 and the AND gate 29 are compared.
The request signal 31 is masked to prevent this request from being rejected. When processing for a certain channel is completed and the microprogram control circuit 23 notifies the request reception circuit 22 of this fact, the request reception circuit 22 selects the channel for which processing has been completed among the channel number holding registers 24 and 25. Reset the register that holds the number. This makes it possible to accept requests regarding channels for which processing has been completed. In this way, overtaking of requests related to the same channel is avoided.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

しかし、優先順位の最も高いリクエストが、そのリクエ
ストに関するチャネルが現在処理中のチャネルと一致す
るために受け付けられないでいると、それよりも優先度
の低いリクエストの待ち時間が長くなりオーバーランが
発生しやすい。
However, if the highest priority request is not accepted because the channel for that request matches the channel currently being processed, lower priority requests will have to wait longer and overrun. It's easy to do.

本発明はこのような欠点を除去するもので、優先度の低
いリクエストを受け付けてオーバランの発生頻度を減少
することができるチャネル制御装置を提供することを目
的とする。
SUMMARY OF THE INVENTION The present invention aims to eliminate such drawbacks and to provide a channel control device that can accept low priority requests and reduce the frequency of overruns.

〔問題点を解決するための手段〕[Means for solving problems]

本発明は、複数のチャネルとメモリとの間に介在し、こ
のチャネルからこのメモリへのデータ転送にかかわるリ
クエスト信号のうち、このリクエスト信号にあらかじめ
付された優先順位に従って複数個のリクエスト信号を受
け付ける受け付は手段(51,52)と、この受け付は
手段で受け付けられたリクエスト信号の処理結果に基づ
いて上記データの転送を制御する制御手段(53)とを
備えたチャネル制御装置において、上記光け付け手段で
受け付けたリクエスト信号にかかわるチャネルを識別す
る信号を上記制御手段でこのリクエスト信号が処理され
るまで記憶する記憶手段(54)と、この記憶手段に記
憶されている信号に対応するチャネルから新たに到来し
たリクエスト信号を上記受け付は手段に出力することを
禁止するマスク手段(71〜78)とを備え、上記記憶
手段は、チャネル対応に設けられたフリップフロップで
あり、上記制御手段でチャネルからデータ転送にかかわ
るリクエスト信号が処理されるまで所定のレベルを保持
する構成であり、また、上記マスク手段は、新たに到来
したリクエスト信号にかかわるチャネルに対応する上記
フリップフロップに保持されているレベルが上記所定の
レベルであるか否かを検出する検出手段を備えたことを
特徴とする。
The present invention is arranged between a plurality of channels and a memory, and receives a plurality of request signals among request signals related to data transfer from the channel to the memory according to priorities assigned in advance to the request signals. In the channel control device, the above-mentioned channel control device is provided with reception means (51, 52) and control means (53) for controlling the transfer of the data based on the processing result of the request signal received by the reception means. storage means (54) for storing a signal identifying a channel related to a request signal received by the lighting means until the request signal is processed by the control means; and a storage means (54) corresponding to the signal stored in the storage means. masking means (71 to 78) for prohibiting output of a newly arrived request signal from a channel to the receiving means; the storing means is a flip-flop provided corresponding to the channel; The masking means is configured to maintain a predetermined level until the request signal related to data transfer from the channel is processed by the means, and the masking means is held in the flip-flop corresponding to the channel related to the newly arrived request signal. The present invention is characterized by comprising a detection means for detecting whether or not the level of the current level is the predetermined level.

〔作 用〕[For production]

チャネル制御装置は複数の回路から発生する互いに優先
順位の異なるリクエスト信号の中から複数個のリクエス
ト信号を受け付けて処理する。各チャネル対応にリクエ
ストが受け付けられているか否かを示すフリップフロッ
プにより、リクエスト処理中であることが示されている
チャネルに関するリクエストをマスクする。マスクされ
なっかた各々の回路からのリクエストのうち優先順位の
最も高いリクエストを受け付ける。
The channel control device receives and processes a plurality of request signals from among request signals having mutually different priorities generated from a plurality of circuits. A flip-flop indicating whether a request is being accepted for each channel masks requests related to channels for which requests are being processed. Among the requests from each unmasked circuit, the request with the highest priority is accepted.

〔実施例〕〔Example〕

以下、本発明の一実施例を第1図を参照して説明する。 An embodiment of the present invention will be described below with reference to FIG.

この実施例装置は、それぞれチャネル41および42と
チャネル43および44とが接続されるチャネル接続部
46および47と、それぞれチャネル接続部46および
47とのインタフェースを持つデータ転送部48および
49とチャネル接続部46および47とデータ転送部4
8および49からのリクエストを受け付けるデータ処理
部50とを備え、ここでデータ処理部50は、それぞれ
チャネル接続部46および47とデータ転送部48およ
び49とからのリクエスト信号55〜58が入力される
アンドゲート75〜78と、リクエスト受け付は回路S
2と、アンドゲート75〜78の出力59〜62のうち
の有効なものからあらかじめ定められた優先順位に従っ
て最も優先度の高いリクエストを選択してリクエスト受
け付は回路52へ送出する優先選択回路51と、リクエ
スト受け付は回路52で受け付けられたリクエストの処
理をするマイクロプログラム制御回路53と、マイクロ
プログラム制御回路53で処理中のチャネルに対応する
フリップフロップのみがrOJにセットされ、他のフリ
ップフロップは「1」にセットされる各チャネル対応の
フリップフロップ群54と、フリップフロップ群54の
中からそれぞれチャネル番号63〜66に対応するフリ
ップフロップを選択するフリップフロップ選択回路71
〜74とを備える。図中、符号63〜66はそれぞれリ
クエスト信号55〜58に付随したチャネル番号を示し
、符号67〜70はそれぞれリクエスト信号55〜58
に付随したリクエストコードを示し、符号79はフリッ
プフロップ群54の制御信号を示す。
This embodiment device has channel connections 46 and 47 to which channels 41 and 42 and channels 43 and 44 are connected, respectively, and data transfer units 48 and 49 having interfaces with channel connections 46 and 47, respectively. parts 46 and 47 and data transfer part 4
The data processing section 50 receives requests from the channel connection sections 46 and 47 and the data transfer sections 48 and 49, respectively. AND gates 75 to 78 and request reception circuit S
2, and a priority selection circuit 51 which selects the request with the highest priority from the valid outputs 59 to 62 of the AND gates 75 to 78 according to a predetermined priority order and sends the request reception to the circuit 52. Then, the request is accepted by the microprogram control circuit 53 that processes the request accepted by the circuit 52, and only the flip-flop corresponding to the channel being processed by the microprogram control circuit 53 is set to rOJ, and the other flip-flops are set to rOJ. is a flip-flop group 54 corresponding to each channel set to "1", and a flip-flop selection circuit 71 that selects flip-flops corresponding to channel numbers 63 to 66 from the flip-flop group 54, respectively.
~74. In the figure, numerals 63 to 66 indicate channel numbers associated with request signals 55 to 58, respectively, and numerals 67 to 70 indicate request signals 55 to 58, respectively.
The reference numeral 79 indicates a control signal for the flip-flop group 54.

さて、チャネル41および42で発生したリクエストは
チャネル接続部46を介して、また、チャネル43およ
び44で発生したリクエストはチャネル接続部47を介
してチャネル制御装置45へ入り込む。チャネル接続部
46および47では、チャネルからのリクエストの種類
に応じてデータ転送部48および49またはデータ処理
部50ヘリクエストを出す。また、データ転送部48お
よび49では、データチェーンやページングなどの処理
に必要な情報を取り込むためにデータ処理部50ヘチヤ
ネル番号およびリクエストコード、ととにもリクエスト
信号を送出し、データ処理部50での処理を期待する。
Now, requests generated on channels 41 and 42 enter channel control device 45 via channel connection section 46, and requests generated on channels 43 and 44 enter channel control device 45 via channel connection section 47. Channel connection units 46 and 47 issue requests to data transfer units 48 and 49 or data processing unit 50 depending on the type of request from the channel. In addition, the data transfer units 48 and 49 also send a request signal along with a channel number and a request code to the data processing unit 50 in order to import information necessary for processing such as data chaining and paging. We expect that processing.

このように、データ処理部50へは複数の回路からリク
エストが送られてくる。一方、データ処理部50は一度
に処理できる事象の最大数が決められており、処理中の
事象の数にまだ余裕があればリクエスト受け付は回路5
2でリクエストを受け付けることができ、フリップフロ
ップ群54のうちのそのリクエストに付随したチャネル
番号に対応するフリップフロップをrOJにセットする
とともにマイクロプログ与ム制御回路53ヘリクエスト
処理を指示する。マイクロプログラム制御回路53はリ
クエスト受け付は回路52で受け付けられたリクエスト
の種別により必要な処理を行い、一つのリクエストに関
する処理がすべて終了した時点でリクエスト受け付は回
路52へその旨を通知してフリップフロ・ノブ群54の
中の処理の終了したチャネルに対応するフリフプフロッ
プをrlJにセットさせ、一つの事象の処理を完了する
。そして、処理すべき事象がまだ残っている場合にはそ
の処理を行い、処理すべき事象がない場合には新たなリ
クエストがリクエスト受け付は回路52で受け付けられ
るのを待つ。
In this way, requests are sent to the data processing unit 50 from a plurality of circuits. On the other hand, the maximum number of events that can be processed by the data processing unit 50 at one time is determined, and if there is still room for the number of events being processed, the request is accepted by the circuit 50.
2, the request can be accepted, and the flip-flop corresponding to the channel number associated with the request in the flip-flop group 54 is set to rOJ, and the request processing is instructed to the microprogram control circuit 53. When accepting a request, the microprogram control circuit 53 performs necessary processing depending on the type of request accepted by the circuit 52, and when all processing related to one request is completed, the microprogram control circuit 53 notifies the circuit 52 when accepting the request. The flip-flop corresponding to the channel whose processing has been completed in the flip-flop knob group 54 is set to rlJ, and the processing of one event is completed. If there are still events to be processed, they are processed, and if there are no events to be processed, the process waits for a new request to be accepted by the request acceptance circuit 52.

ただし、同一チャネルから二つのリクエストを受け付け
てマイクロプログラム制御回路53で処理するとどちら
の処理が先に終了するかが不定であるので、チャネル接
続部46および47とデータ転送部48および49から
リクエストに対してフリップフロップ選択回路71〜7
4で処理すべき事象のチャネルに対応するフリップフロ
ップをフリップフロップ群54の中から選択し、選択さ
れたフリップフロップの内容が「0」であった場合はア
ンドゲート75〜78によりそのリクエストをマスクし
、優先選択回路51まで届かないようにする。このよう
にすることにより、同一チャネルからの処理の追い越し
を防ぐとともに、データチェーンなどで同一チャネルに
関する高優先のリクエストが連続して発生している場合
でも、高優先リクエストのチャネルに関する処理がマイ
クロプログラム制御回路53で実行中ならば、それより
も優先度の低いリクエストが優先選択回路51で選択さ
れることが可能になる。
However, when two requests are received from the same channel and processed by the microprogram control circuit 53, it is uncertain which process will be completed first. On the other hand, flip-flop selection circuits 71 to 7
In step 4, a flip-flop corresponding to the channel of the event to be processed is selected from the flip-flop group 54, and if the content of the selected flip-flop is "0", the request is masked by AND gates 75 to 78. and prevents it from reaching the priority selection circuit 51. This prevents processing from being overtaken by the same channel, and even when high-priority requests regarding the same channel occur continuously in a data chain, etc., the processing related to the channel of the high-priority request is executed by the microprogram. If the request is being executed by the control circuit 53, a request with a lower priority can be selected by the priority selection circuit 51.

〔発明の効果〕〔Effect of the invention〕

本発明は、以上説明したように、各回路で発生したリク
エストをデータ処理部で受け付ける際に、このリクエス
トに対応するチャネルがデータ処理部で処理中の事象に
関係したチャネルであるかどうかをチャネル対応でフリ
ップフロップ群を参照してチェックし、処理中のチャネ
ルに関するリクエストをマスクし、マスクされなかった
リクエストの中で最も優先順位の高いリクエストを受け
付けるので、データチェーンなどで同一チャネルの高優
先処理が連続的に行われている場合でもそれよりも優先
順位の低いリクエストを受け付けることができ、オーバ
ランの発生頻度を顕著に減少させる効果がある。
As explained above, when the data processing unit receives a request generated in each circuit, the present invention checks whether the channel corresponding to this request is a channel related to the event being processed by the data processing unit. The response checks the flip-flop group, masks the request related to the channel being processed, and accepts the request with the highest priority among the requests that were not masked, so high priority processing of the same channel in data chain etc. Even if requests are being made continuously, requests with a lower priority can be accepted, which has the effect of significantly reducing the frequency of overruns.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は本発明実施例装置の構成を示すブロック構成図
。 第2図は従来例装置の構成を示すブロック構成図。 10〜13.41〜44・・・チャネル、14.45・
・・チャネル制御装置、15・・・メモリ、16.17
.46.47・・・チャネル接続部、18.19.48
.49・・・データ転送部、20.50・・・データ処
理部、21.51・・・優先選択回路、22.52・・
・リクエスト受け付は回路、23.53・・・マイクロ
プログラム制御回路、24.25・・・チャネル番号保
持レジスタ、26.27・・・チャネル番号比較回路、
28・・・ノアゲート、29.75〜78・・・アンド
ゲート、30.63〜66・・・チャネル番号、31.
55〜62・・・リクエスト信号、54・・・フリップ
フロップ群、67〜70・・・リクエストコード、71
〜74・・・フリップフロップ選択回路、79・・・制
御信号。
FIG. 1 is a block configuration diagram showing the configuration of an apparatus according to an embodiment of the present invention. FIG. 2 is a block configuration diagram showing the configuration of a conventional device. 10~13.41~44...channel, 14.45・
...Channel control device, 15...Memory, 16.17
.. 46.47...Channel connection part, 18.19.48
.. 49...Data transfer unit, 20.50...Data processing unit, 21.51...Priority selection circuit, 22.52...
・Request reception circuit, 23.53...Microprogram control circuit, 24.25...Channel number holding register, 26.27...Channel number comparison circuit,
28... Noah gate, 29.75-78... AND gate, 30.63-66... Channel number, 31.
55-62...Request signal, 54...Flip-flop group, 67-70...Request code, 71
~74...Flip-flop selection circuit, 79...Control signal.

Claims (1)

【特許請求の範囲】[Claims] (1)複数のチャネルとメモリとの間に介在し、このチ
ャネルからこのメモリへのデータ転送にかかわるリクエ
スト信号のうち、このリクエスト信号にあらかじめ付さ
れた優先順位に従って複数個のリクエスト信号を受け付
ける受け付け手段(51、52)と、 この受け付け手段で受け付けられたリクエスト信号の処
理結果に基づいて上記データの転送を制御する制御手段
(53)と を備えたチャネル制御装置において、 上記受け付け手段で受け付けたリクエスト信号にかかわ
るチャネルを識別する信号を上記制御手段でこのリクエ
スト信号が処理されるまで記憶する記憶手段(54)と
、 この記憶手段に記憶されている信号に対応するチャネル
から新たに到来したリクエスト信号を上記受け付け手段
に出力することを禁止するマスク手段(71〜78)と を備え、 上記記憶手段は、チャネル対応に設けられたフリップフ
ロップであり、上記制御手段でチャネルからデータ転送
にかかわるリクエスト信号が処理されるまで所定のレベ
ルを保持する構成であり、また、上記マスク手段は、新
たに到来したリクエスト信号にかかわるチャネルに対応
する上記フリップフロップに保持されているレベルが上
記所定のレベルであるか否かを検出する検出手段を備え
たことを特徴とするチャネル制御装置。
(1) Acceptance of receiving multiple request signals according to the priority assigned in advance to the request signals among the request signals interposed between multiple channels and the memory and related to data transfer from this channel to this memory. means (51, 52); and a control means (53) for controlling the transfer of the data based on the processing result of the request signal received by the reception means, storage means (54) for storing a signal identifying a channel related to the request signal until the request signal is processed by the control means; and a request newly arriving from a channel corresponding to the signal stored in the storage means. mask means (71 to 78) for prohibiting the output of a signal to the receiving means; the storage means is a flip-flop provided corresponding to a channel; and the control means receives a request related to data transfer from the channel. The masking means maintains a predetermined level until the signal is processed, and the mask means maintains the level held in the flip-flop corresponding to the channel related to the newly arrived request signal at the predetermined level. A channel control device characterized by comprising a detection means for detecting whether or not there is a channel.
JP12853686A 1986-06-03 1986-06-03 Channel controller Pending JPS62285163A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP12853686A JPS62285163A (en) 1986-06-03 1986-06-03 Channel controller

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP12853686A JPS62285163A (en) 1986-06-03 1986-06-03 Channel controller

Publications (1)

Publication Number Publication Date
JPS62285163A true JPS62285163A (en) 1987-12-11

Family

ID=14987181

Family Applications (1)

Application Number Title Priority Date Filing Date
JP12853686A Pending JPS62285163A (en) 1986-06-03 1986-06-03 Channel controller

Country Status (1)

Country Link
JP (1) JPS62285163A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08153065A (en) * 1994-11-30 1996-06-11 Nec Corp Bus control circuit

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08153065A (en) * 1994-11-30 1996-06-11 Nec Corp Bus control circuit

Similar Documents

Publication Publication Date Title
CA1143852A (en) Multiprocessor mechanism for handling channel interrupts
EP0383475A2 (en) Shared resource arbitration
JPS6142306B2 (en)
JPS62285163A (en) Channel controller
JPH01214939A (en) Single-chip microcomputer
JPS62285164A (en) Channel controller
JP2944111B2 (en) Request control method and storage control device
JP2913702B2 (en) Access reception control method of multiprocessor system
JPS6318222B2 (en)
JPH05324545A (en) Bus controller
JPH0282342A (en) Data communication equipment
SU864288A1 (en) Device for servicing requests
JP2000067008A (en) Multi-processor system
JPS59103155A (en) Data processing module
JPH07146839A (en) Dma circuit
JPS63188257A (en) Bus acquiring system
JPS61237137A (en) Interruption controlling system
JPH01243158A (en) Information processor
JPH02222058A (en) Multiprocessor system
JPS6020260A (en) Channel control system
JPH0520261A (en) Priority control cirucit
KR840005230A (en) Access request controller in data processing system
JPH0658654B2 (en) Interrupt acceptance control method
JPS61220052A (en) Input and output processor
JPS62269441A (en) Transmission system