JPS62281350A - Semiconductor device and manufacture thereof - Google Patents
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Abstract
Description
【発明の詳細な説明】
３、発明の詳細な説明
（発明の目的）
（産業上の利用分野）
本発明は高融百合Ｑ （Ｒｅｆｒａｃｔｏｒｙ Ｈｆ１
ｉｔａｌ）または高融点金属シリサイド（Ｒｅｆｒａｃ
ｔｏｒｙ ）ｌｅｔａｌ ｓニー１ｉｃｉｄｅ）を多層
構造の配線層として用いた半導体装置およびその製造方
法に関する。[Detailed Description of the Invention] 3. Detailed Description of the Invention (Object of the Invention) (Industrial Application Field) The present invention relates to Refractory Hf1
ital) or refractory metal silicide (Refrac
The present invention relates to a semiconductor device using a multilayer wiring layer of a multilayer structure, and a method for manufacturing the same.
（従来の技術）
人容聞ダイナミックＲＡＭのビット線や高速スタティッ
クＲＡＭ′Ｓには一般に多結晶シリコンが配線層として
用いられる。しかし近年半導体装置の微細化が進むにつ
れ、多結晶シリコンを配ＦＡ層に用いた場合の配線抵抗
が問題視されてくるようになった。(Prior Art) Polycrystalline silicon is generally used as a wiring layer for bit lines of dynamic RAM and high-speed static RAM'S. However, as the miniaturization of semiconductor devices has progressed in recent years, wiring resistance when polycrystalline silicon is used for the FA layer has become a problem.
このため、人容岱メモリ等の場合、通常配線底の抵抗が
問題にならない場所では多結晶シリコンが用いられ、配
線抵抗が問題となるような場所では通゛常アルミニウム
等が用いられている。For this reason, in the case of human memory, polycrystalline silicon is usually used in places where the resistance at the bottom of the wiring is not a problem, and aluminum or the like is usually used in places where the wiring resistance is a problem.
また、半導体メモリの場合、セル面積が縮小化しセル構
造が複雑になるにしたがって配線の多層化が必要となり
、多層多結晶シリコン配線技術や多層金属配線技術が不
可欠どなっている。しかし前述したように、多層多結晶
シリコンを用いるプロセスは比較的容易に半導体装置の
製造方法に導入することができるが、それによって得ら
れる配線抵抗が大きいため不都合を生ずることが多い。Furthermore, in the case of semiconductor memories, as the cell area becomes smaller and the cell structure becomes more complex, multilayer wiring becomes necessary, and multilayer polycrystalline silicon wiring technology and multilayer metal wiring technology are becoming essential. However, as described above, although the process using multilayer polycrystalline silicon can be relatively easily introduced into the manufacturing method of semiconductor devices, it often causes problems due to the high wiring resistance obtained.
また、配線の多層化を図るためには配線層間に絶縁層が
形成される必要があり、この過程で一般に加熱過程を経
るため配線材料としては高温に耐える融点の高いもので
ある必要があるが、通常用いられるアルミニウムは融点
が低くプロセス上好ましくない。In addition, in order to create multilayer wiring, it is necessary to form an insulating layer between the wiring layers, and as this process generally involves a heating process, the wiring material must have a high melting point that can withstand high temperatures. Aluminum, which is commonly used, has a low melting point and is not preferred in terms of processing.
そこで最近になって高融点金属あるいは高融点金属シリ
サイドがアルミニウムに代る配ｌ５ＩＩＷとして注目を
あびている。Therefore, recently, high-melting point metals or high-melting point metal silicides have been attracting attention as metals that can replace aluminum.
例えば、モリブデンシリサイドと多結晶シリコンどの複
合膜（ポリサイド）をビット線に用いた１メガビツトの
ダイナミックＲＡＭが最近発表されている。For example, a 1 megabit dynamic RAM using a composite film (polycide) of molybdenum silicide and polycrystalline silicon for the bit line has recently been announced.
第３図はモリブデンシリサイドと多結晶シリコンとの複
合１１Ｑ ’Ｐ影形成れるポリサイドをビン１〜線に用
いた１メガビツトのダイナミックＲＡＭの断面構造を示
した図で、文献”Ｓ、５ａｉｔｏ ｅｔ、ａｌ ｒＥ”
Ｊ、ｏｆ、５ｏｌｉｄ ５ｔａｔｅ Ｃ１ｒｃｕｉ
ｔ ＳＣ２０，Ｎｏ、５ １９８５．ｐ。Figure 3 is a diagram showing the cross-sectional structure of a 1-megabit dynamic RAM using a composite 11Q'P shadow-forming polycide of molybdenum silicide and polycrystalline silicon for the bins 1 to 1. rE”
J,of,5olid 5tate C1rcui
t SC20, No. 5 1985. p.
９０３〜″に発表されたものである。ここで示されてい
る１メガビツトのダイナミックＲＡＭでは、塞板１０上
に形成されたワード線あるいはトランジスタのゲートと
なるアルミニウムポリシリコンＲ１１、記憶ゲートとな
る第１層ポリシンコン層１３、ギレバシタ電極となる第
２層ポリシリコンｌｉ！ｉ１２、おＪ：び比較的段差形
状の厳しい３層目の配線Ｆ、！１として、多結晶シリコ
ンにモリブデンシリサイドを被着したボリリ′イド１４
をビット線として用いている。したがって低抵抗のポリ
１ナイドは段差形状分だけ高い抵抗配線となっている。903-''. In the 1 megabit dynamic RAM shown here, aluminum polysilicon R11 is formed on the cover plate 10 to serve as the word line or transistor gate, and the Molybdenum silicide is coated on polycrystalline silicon for the first layer polysilicon layer 13, the second layer polysilicon li!i12, which will become the edge electrode, and the third layer wiring F,!1, which has a relatively severe step shape. Bolili'id 14
is used as a bit line. Therefore, the low-resistance poly-1-nide becomes a high-resistance wiring corresponding to the step shape.
一方、これまでは、高融点金属や高融点金属シリサイド
はステップカバレージ部のクラックＳ’）段切れ等の問
題があるため、通常段差の少ないトランジスタのゲート
電極部等のごく限られた配線層にしか用いられていない
。ずなわら段差形状が厳しいと高融点金属シリ１ナイド
はスパッター後のつ工−ハブロセスにおいて高温熱処理
により大ぎなテンションストレスを生じて段差部で切断
が発生するという欠点がある。On the other hand, conventionally, high-melting point metals and high-melting point metal silicides have problems such as cracks in the step coverage area (S') and breakage, so they are usually used in very limited wiring layers such as gate electrode areas of transistors with few steps. only used. However, if the shape of the step is severe, the high melting point metal silinide has the disadvantage that it will generate a large tension stress due to high temperature heat treatment in the hub process after sputtering, and breakage will occur at the step.
第４図はモリブデンシリサイドを含むポリシリサイドを
配ｔＩＡ層として用いた従来の半導体装置の構造を示す
断面図である。FIG. 4 is a cross-sectional view showing the structure of a conventional semiconductor device using polysilicide containing molybdenum silicide as the TIA layer.
なお第４図に示した部分は１つのトランジスタとこれに
接続されたキレバシタとで構成されるメモリレル部であ
る。周知の製造方ｖ１によりｐ型半導体基板２０の厚い
酸化膜２１ぐ・囲まれた領域内に所定の拡散層２２．２
３を形成した後、第１多結晶シリコン層２４と第２多結
晶シリコン層２５とを所定の部分に形成し、ついでノン
ドープのＣＶＤ絶縁膜２６を形成する。その後このＣＶ
Ｄ絶縁膜２６の所定部分にスルーホール２７を形成した
後、モリブデンシリナイドと多結晶シリコンからなるポ
リ１ナイド２８を被着して配線層を形成する。ついでボ
リリ”イド２８の表面を覆うようにＰＳＧ、ＢＰＳＧ等
の絶縁層を被着し、所定の熱処理を施してその絶縁層の
表面を平消化してリフロ一層２つを形成する。その後こ
のリフロ一層２つの表面にアルミニウム配線３ｏを形成
する。Incidentally, the portion shown in FIG. 4 is a memory parallel section consisting of one transistor and a converter connected to the transistor. A predetermined diffusion layer 22.2 is formed in a region surrounded by the thick oxide film 21 of the p-type semiconductor substrate 20 by a well-known manufacturing method v1.
3, a first polycrystalline silicon layer 24 and a second polycrystalline silicon layer 25 are formed at predetermined portions, and then a non-doped CVD insulating film 26 is formed. Then this CV
After a through hole 27 is formed in a predetermined portion of the D insulating film 26, a wiring layer is formed by depositing poly1 nide 28 made of molybdenum silinide and polycrystalline silicon. Next, an insulating layer such as PSG or BPSG is deposited to cover the surface of the BoliLid 28, and a predetermined heat treatment is applied to the surface of the insulating layer to form two reflow layers. Aluminum wiring 3o is formed on two surfaces of each layer.
このような従来の構造ではポリサイド２８がスルーホー
ル２７や段差の大きい部分等の角度が変化する部分で強
調され、後続する高温熱処理にｊ；るテンションストレ
スにより切断が生じゃずいという不具合があった。In such a conventional structure, the polycide 28 is emphasized in areas where the angle changes, such as through holes 27 and large step areas, and there is a problem in that the tension stress caused by the subsequent high-temperature heat treatment makes it difficult to cut. .
（発明が解決しようとする問題点）
このように高融点金属（ｂ高融点金属シリサイドは抵抗
は低く配線層としては優れているものの、段差の大きい
半導体表面に配線層として用いられた場合段切れを起こ
してしまうという欠点がある。(Problems to be Solved by the Invention) As described above, high melting point metal (b) high melting point metal silicide has low resistance and is excellent as a wiring layer, but if it is used as a wiring layer on a semiconductor surface with a large step difference, it may cause step breakage. The disadvantage is that it can cause
そこで本発明は段差構造の大きな半導体装置に高融点金
属や高融点金属シリサイドを使用しても段切れが起こら
ず、したがって特性の良い半導体装置を構成することの
できる半導体装置のｌｌｌｌｌ決方法供することを目的
とする。SUMMARY OF THE INVENTION Therefore, it is an object of the present invention to provide a semiconductor device with a large step structure in which step breakage does not occur even when a high melting point metal or a high melting point metal silicide is used in a semiconductor device, thereby making it possible to construct a semiconductor device with good characteristics. With the goal.
（問題点を解決するための手段）
本発明による半導体装置は高融点金属又は高融点金属シ
リサイドを含む配線層を多層構造として有し、各配線層
下に絶縁性のリフロー層を有することを特徴としている
。(Means for Solving the Problems) A semiconductor device according to the present invention is characterized in that it has a multilayer structure of wiring layers containing a high melting point metal or a high melting point metal silicide, and has an insulating reflow layer under each wiring layer. It is said that
また本発明にかかる半導体装置の製造方法は素子形成の
完了した半導体装置の表面に第１の絶縁層を形成し、こ
れを加熱してリフローにより平坦化する工程と、この平
坦化された第１のリフロー層上に高融点金属または高融
点金属シリサイドを含む導電材料を用いて第１の配線層
を形成する工程と、第１の配線層の上に第２の絶縁層を
形成し、これを加熱してリフローにより平坦化する工程
と、この平坦化された第２のリフロー層上に高融点金属
または高融点金属シリサイドを含む導電材料を用いて第
２の配線層を形成する工程とを含むことを特徴としてい
る。Further, the method for manufacturing a semiconductor device according to the present invention includes the steps of forming a first insulating layer on the surface of the semiconductor device on which element formation has been completed, heating the first insulating layer, and planarizing the same by reflow; forming a first wiring layer on the reflow layer using a conductive material containing a refractory metal or a refractory metal silicide; forming a second insulating layer on the first wiring layer; It includes a step of heating and flattening by reflow, and a step of forming a second wiring layer on the flattened second reflow layer using a conductive material containing a high melting point metal or a high melting point metal silicide. It is characterized by
（作 用）
本発明によれば高融点金属または高融点金属シリサイド
を含む各配線層下に平坦なリフロー層を形成するように
しているため、ステップカバレージが改善され、したが
って段差部における段切れの発生が防止できる。(Function) According to the present invention, since a flat reflow layer is formed under each wiring layer containing a high melting point metal or a high melting point metal silicide, step coverage is improved, and therefore, step coverage is improved. Occurrence can be prevented.
（実施例）
以下本発明の実ＩＪｌ！例を図面を参照して詳細に説明
する。(Example) The following is the actual IJl of the present invention! Examples will be explained in detail with reference to the drawings.
第１図は本発明にかかる半導体装置の断面図を示したも
ので、第４図に示づ′従来の半導体装置と同一の部分が
示されており、第４図に示したのと同一の部分には同一
の符号を付しその説明は省略する。ここでは本発明を１
メガビツトのダイナミックＲＡＭのビット線の形成に適
用した場合を例にとって説明する。FIG. 1 shows a cross-sectional view of the semiconductor device according to the present invention, and FIG. 4 shows the same parts as the conventional semiconductor device; The same reference numerals are given to the parts, and the explanation thereof will be omitted. Here, the present invention will be described as 1
An example of application to the formation of bit lines of a megabit dynamic RAM will be explained.
本発明にかかる半導体装置が従来例と異なる点は、従来
はポリサイド層２８がノンドープのＣＶＤ絶縁１２６上
に直接形成されているため、下地の影響を受けてポリサ
イド層２８の膜厚のばらつきが大きくなっているのに対
し本発明ではノンドープのＣＶＤ絶縁膜２６上に第１層
目のリフロー層３１が形成され、その上にポリサイド層
２８′が形成されているため、ポリサイド層の膜厚のば
らつきが非常に小さくなっている点である。The difference between the semiconductor device according to the present invention and the conventional example is that since the polycide layer 28 was conventionally formed directly on the non-doped CVD insulation 126, the film thickness of the polycide layer 28 greatly varied due to the influence of the underlying layer. In contrast, in the present invention, the first reflow layer 31 is formed on the non-doped CVD insulating film 26, and the polycide layer 28' is formed on top of it, so that variations in the film thickness of the polycide layer are avoided. is extremely small.
このため、ポリサイド層の段切れ等が起りにくくなって
いる。Therefore, breakage of the polycide layer is less likely to occur.
次のこのような半導体装置を製造するには次のようにす
る。The following steps will be taken to manufacture the next such semiconductor device.
まず、ｐ型シリコン基板２０上に第４図で説明したのと
同様の手法を用いてトランジスタとキせパシタで構成さ
れるメモリセルを形成し、これらの上にリフロ一層の形
成を容易にするためのノンドープのＣＶＤ絶縁膜２６を
形成し、さらにＰＳＧあるいはＢＰＳＧの絶縁膜をＣＶ
Ｄ法Ｑ形成した後高温熱処理あるいは急速アニール等の
熱処理を施してＰＳＧあるいはＢＰＳＩをリフローさせ
てリフロ一層３１を形成する。First, a memory cell composed of a transistor and a capacitor is formed on a p-type silicon substrate 20 using a method similar to that described in FIG. 4, and a reflow layer is easily formed on these. A non-doped CVD insulating film 26 is formed, and a PSG or BPSG insulating film is further CVD
After forming the D method Q, a heat treatment such as high temperature heat treatment or rapid annealing is performed to reflow the PSG or BPSI to form a reflow single layer 31.
その後このリフロ一層３１とノンドープＣＶＤ絶縁膜２
６とにビットライン用のスルーホール２７を開孔し、多
結晶シリコンとモリブデンシリサイドとを引き続いてス
パッタ法により被着し、ビット線のバターニングを施し
てポリサイド層２８′を形成する。このときリフロー層
は平坦になっており、するどい突起等もないのでポリサ
イド層３１の厚さは均一となる。なおスルーホール２７
の形成はリフロー工程の前に実施しても後に実施して乙
さしつかえはない。After that, this reflow layer 31 and the non-doped CVD insulation film 2
A through hole 27 for a bit line is opened in 6 and 6, and polycrystalline silicon and molybdenum silicide are successively deposited by sputtering, and the bit line is patterned to form a polycide layer 28'. At this time, the reflow layer is flat and has no sharp protrusions, so the thickness of the polycide layer 31 becomes uniform. In addition, through hole 27
The formation may be performed before or after the reflow process.
このようにしてビット線をポリサイド２８′により形成
したのち再びＢＰＳＧまたはＰＳＧを被着して前述した
工程と同様のリフロー処理を施してその表面を平坦化し
第２層目のリフロー層２つを形成する。After forming the bit line with polycide 28' in this way, BPSG or PSG is again deposited and the same reflow treatment as in the above process is performed to flatten the surface and form two second reflow layers. do.
その後スルーホール（図示Ｕず）をその２層目のリフロ
ー層２つに形成してアルミニウムをｌ！［し、所定の接
続配線を施してアルミニウム配線３０を形成する。この
アルミニウム配線３０はボンディング用のパッド等の所
定の配線に利用される。Thereafter, through holes (not shown) are formed in the two reflow layers of the second layer, and the aluminum is removed. [Then, predetermined connection wiring is provided to form aluminum wiring 30. This aluminum wiring 30 is used for a predetermined wiring such as a bonding pad.
第２図は本発明の他の実施例を説明する半導体装置の断
面図であって、本実施例は高融点金属や高融点金属シリ
サイドを多層構造に使用する場合を示している。FIG. 2 is a sectional view of a semiconductor device illustrating another embodiment of the present invention, and this embodiment shows a case where a refractory metal or a refractory metal silicide is used in a multilayer structure.
下地段差４０を解消するためにノンドープＣＶＤ絶縁膜
４１形成後に１層目のリフロー層４２を形成したのち、
多結晶シリコンを被着して不純物をドープし、低抵抗化
したのらざらに高融点金属または高融点金属シリ）ナイ
ドを被着して２層構造のポリサイド４３により１層目の
配線層を形成する。After forming the non-doped CVD insulating film 41 to eliminate the underlying step 40, a first reflow layer 42 is formed.
Polycrystalline silicon is deposited and doped with impurities, and then a high-melting point metal or high-melting point metal silinide is deposited on top of the low-resistance polycrystalline silicon to form the first wiring layer using polycide 43 with a two-layer structure. Form.
その後この１層目のポリ）ナイド４３の側面および上面
を覆うようにノンドープＣＶＤ絶縁膜４４を被着し、さ
らにその表面にＢＰＳＧまたは／およびＰＳＧ膜を被着
して所定のリフロー処理を施して２層目のリフロー層４
５を形成する。さらに前述したと同様の工程をおこなっ
（多結晶シリコンと高融点金属または高融点シリサイド
との２層構造によるポリサイドによる２層目のポリサイ
ド層４６を形成する。Thereafter, a non-doped CVD insulating film 44 is deposited to cover the side and top surfaces of the first layer of poly)nide 43, and a BPSG or/and PSG film is further deposited on the surface and a predetermined reflow treatment is performed. 2nd reflow layer 4
form 5. Further, the same process as described above is performed (to form a second polycide layer 46 of polycide having a two-layer structure of polycrystalline silicon and high melting point metal or high melting point silicide).
以下同様な工程を経てさらにこの２層目のポリサイド層
４６の表面にノンドープＣＶＤ絶縁膜４７さらにその表
面に３Ｎ目のリフロー層４８を形成する。所定の多層構
造が得られたのらは最上面にアルミニウム層４９を形成
して多層構造の半導体装２を得ることができる。Thereafter, through similar steps, a non-doped CVD insulating film 47 is further formed on the surface of the second polycide layer 46, and a 3Nth reflow layer 48 is further formed on the surface thereof. Once a predetermined multilayer structure has been obtained, an aluminum layer 49 is formed on the uppermost surface to obtain a semiconductor device 2 having a multilayer structure.
以上の実施例では多層構造を形成するに際して高融点金
属または高融点金属シリナイドを含む導電材料で形成さ
れる配線層はポリサイド構造となっているが、必ずしも
ポリサイド構造にする必要はなく、高融点金属または高
融点金属シリサイドのみで形成されていてもよい。In the above embodiments, when forming a multilayer structure, the wiring layer formed of a conductive material containing a high melting point metal or high melting point metal silinide has a polycide structure, but it is not necessarily necessary to have a polycide structure; Alternatively, it may be formed only of high melting point metal silicide.
（発明の効果〕
以上実施例に基づいて詳細に説明したように本発明の半
》り体装防では高融点金属または高融点金属シリサイド
を含む導゛市材料を用いた多層配線構造の半導体装置に
おいて、どの配線層ちリフロー層の上に形成されている
ため、下地段差の大きい半導体装置の表面に配線層を形
成しても段差部におりる段切れ等が発生Ｖず、信イｉ性
を向上ざＵることができる。(Effects of the Invention) As described above in detail based on the embodiments, the semiconductor device of the present invention has a multilayer wiring structure using a conductive material containing a refractory metal or a refractory metal silicide. Since any wiring layer is formed on the reflow layer, even if the wiring layer is formed on the surface of a semiconductor device with a large underlying step, there will be no breakage at the step, ensuring high reliability. can be improved.
したがって何層もの高融点金属または高融点金属シリサ
イドを用いた配線層の形成が可能となり半導体装置にＪ
３Ｌプる低抵抗配線レイアウトの柔軟性を大幅に向上さ
けることができる。Therefore, it is possible to form wiring layers using multiple layers of high-melting point metals or high-melting point metal silicides, and
The flexibility of the 3L low resistance wiring layout can be greatly improved.
また、本発明の方法は上記半導体装置を確実に製造する
ことを可能にする。Further, the method of the present invention makes it possible to reliably manufacture the above semiconductor device.
第１図は本発明の一実施例を３１明ツる半導体装置の断
面図、第２図は本発明の他の実施例を説明する半導体装
置の断面図、第３図は高融点金属または高融点金属シリ
丈イドを配線層として用いた半導体装置の一例を示す構
造断面図、第４図（よ従来の半導体装置の問題点を説明
するための素子断面図である。
２６．４１．４４．４７・・・ノンドープＣＶＤ絶縁膜
、２７・・・スルーホール、２８、２８’・・・ポリナ
イド足１．３１．４２・・・１駆フ目のリフロー層、２
９．４８・・・２層目のリフロー層、３０．４９・・・
アルミニウム配線、４８・・・３層目のリフロー層。
出願人代理人 佐 藤 −雄
花 Ｉ 図
粍 ２ 凹FIG. 1 is a cross-sectional view of a semiconductor device illustrating one embodiment of the present invention, FIG. 2 is a cross-sectional view of a semiconductor device illustrating another embodiment of the present invention, and FIG. FIG. 4 is a structural cross-sectional view showing an example of a semiconductor device using a melting point metal silicide as a wiring layer (this is an element cross-sectional view for explaining the problems of a conventional semiconductor device. 26.41.44. 47...Non-doped CVD insulation film, 27...Through hole, 28, 28'...Polynide foot 1.31.42...1st drive reflow layer, 2
9.48...Second reflow layer, 30.49...
Aluminum wiring, 48...3rd layer reflow layer. Applicant's agent Sato -Yuka I Illustration 2 concave
Claims (1)
を多層構造として有する半導体装置において、各配線層
下に絶縁性のリフロー層を有することを特徴とする半導
体装置。 ２、絶縁性のリフロー層が不純物をドープしたシリケー
トガラスである特許請求の範囲第１項記載の半導体装置
。 ３、配線層が多結晶シリコンと高融点金属若しくは高融
点金属シリサイドとの２層から構成されることを特徴と
する特許請求の範囲第１項記載の半導体装置。 ４、高融点金属又は高融点金属シリサイドを含む配線層
を多層構造として有する半導体装置において、各配線層
下に絶縁性のリフロー層およびその下に不純物をドープ
していない絶縁層を有することを特徴とする半導体装置
。 ５、絶縁性のリフロー層が不純物をドープしたシリケー
トガラスである特許請求の範囲第４項記載の半導体装置
。 ６、配線層が多結晶シリコンと高融点金属若しくは高融
点金属シリサイドとの２層から構成されることを特徴と
する特許請求の範囲第４項記載の半導体装置。 ７、素子形成の完了した半導体装置の表面に第１の絶縁
層を形成し、これを加熱してリフローにより平坦化する
工程と、 この平坦化された第１のリフロー層上に高融点金属また
は高融点金属シリサイドを含む導電材料を用いて第１の
配線層を形成する工程と、 前記第１の配線層の上に第２の絶縁層を形成し、これを
加熱してリフローにより平坦化する工程と、この平坦化
された第２のリフロー層上に高融点金属または高融点金
属シリサイドを含む導電材料を用いて第２の配線層を形
成する工程とを含む半導体装置の製造方法。 ８、絶縁層が不純物をドープしたシリケートガラスであ
る特許請求の範囲第７項記載の半導体装置の製造方法。 ９、絶縁層のリフローによる平坦化が高温熱処理または
急速アニール処理により行なわれる特許請求の範囲第７
項記載の半導体装置の製造方法。[Scope of Claims] 1. A semiconductor device having a multilayer structure of wiring layers containing a high melting point metal or a high melting point metal silicide, characterized in that the semiconductor device has an insulating reflow layer under each wiring layer. 2. The semiconductor device according to claim 1, wherein the insulating reflow layer is made of silicate glass doped with impurities. 3. The semiconductor device according to claim 1, wherein the wiring layer is composed of two layers of polycrystalline silicon and a high melting point metal or a high melting point metal silicide. 4. A semiconductor device having a multilayer structure of wiring layers containing a high melting point metal or a high melting point metal silicide, characterized by having an insulating reflow layer under each wiring layer and an insulating layer not doped with impurities thereunder. semiconductor device. 5. The semiconductor device according to claim 4, wherein the insulating reflow layer is silicate glass doped with impurities. 6. The semiconductor device according to claim 4, wherein the wiring layer is composed of two layers of polycrystalline silicon and a high melting point metal or a high melting point metal silicide. 7. Forming a first insulating layer on the surface of the semiconductor device on which element formation has been completed, heating it and planarizing it by reflow, and depositing a high melting point metal or forming a first wiring layer using a conductive material containing high melting point metal silicide, forming a second insulating layer on the first wiring layer, heating it and planarizing it by reflow. and forming a second wiring layer on the planarized second reflow layer using a conductive material containing a refractory metal or a refractory metal silicide. 8. The method of manufacturing a semiconductor device according to claim 7, wherein the insulating layer is made of silicate glass doped with impurities. 9. Claim 7, wherein the planarization by reflow of the insulating layer is performed by high-temperature heat treatment or rapid annealing treatment.
A method for manufacturing a semiconductor device according to section 1.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61124375A JPS62281350A (en) | 1986-05-29 | 1986-05-29 | Semiconductor device and manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61124375A JPS62281350A (en) | 1986-05-29 | 1986-05-29 | Semiconductor device and manufacture thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62281350A true JPS62281350A (en) | 1987-12-07 |
Family
ID=14883841
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61124375A Pending JPS62281350A (en) | 1986-05-29 | 1986-05-29 | Semiconductor device and manufacture thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62281350A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02135759A (en) * | 1988-09-30 | 1990-05-24 | Samsung Electron Co Ltd | Semiconductor device and manufacture thereof |
| JPH0479330A (en) * | 1990-07-23 | 1992-03-12 | Matsushita Electron Corp | Method of forming laminated wiring |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5187353A (en) * | 1975-01-30 | 1976-07-30 | Yukio Kato | |
| JPS56111250A (en) * | 1980-02-07 | 1981-09-02 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Preparation of semiconductor device |
| JPS5750449A (en) * | 1980-09-11 | 1982-03-24 | Nec Corp | Semiconductor device and manufacture therefor |
| JPS60109251A (en) * | 1983-11-18 | 1985-06-14 | Hitachi Ltd | Semiconductor ic device |
-
1986
- 1986-05-29 JP JP61124375A patent/JPS62281350A/en active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS5187353A (en) * | 1975-01-30 | 1976-07-30 | Yukio Kato | |
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