JPS62273776A - Semiconductor device - Google Patents

Semiconductor device

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Publication number
JPS62273776A
JPS62273776A JP11669786A JP11669786A JPS62273776A JP S62273776 A JPS62273776 A JP S62273776A JP 11669786 A JP11669786 A JP 11669786A JP 11669786 A JP11669786 A JP 11669786A JP S62273776 A JPS62273776 A JP S62273776A
Authority
JP
Japan
Prior art keywords
insulating film
film
silicon nitride
semiconductor device
nitride film
Prior art date
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Pending
Application number
JP11669786A
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Japanese (ja)
Inventor
Hideo Kotani
小谷 秀夫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Filing date
Publication date
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Publication of JPS62273776A publication Critical patent/JPS62273776A/en
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Abstract

PURPOSE:To obtain a semiconductor device, in which the fluctuation of the threshold voltage of an MOS transistor is extremelly fine, in the device having an insulating film, which is formed on a substrate by a sputtering method, by providing a silicon nitride film, which is formed before the formation of the insulating film, between the substrate and the insulating film. CONSTITUTION:A silicon nitride film 8 is formed on the directly upper surface side of a gate electrode 3 and a gate insulating film 2. The silicon nitride film 8 is formed by a pressure reduced CVD method. The thickness of the film is about O.1 mum. By forming the silicon nitride film 8, the fluctuation of the threshold voltage value of an MOS transistor caused by the formation of an insulating film can be suppressed to the small value, even if the insulating film 7 is formed by sputtering thereafter.

Description

【発明の詳細な説明】 3、発明の詳細な説明 [産業上の利用分野コ この発明は、半導体装置に関わるもので、特に大規模集
積回路においてスパッタリング法により絶縁膜を形成す
る場合に生じるMOSトランジスタの損傷を防止するも
のに関わる。
Detailed Description of the Invention 3. Detailed Description of the Invention [Industrial Field of Application] This invention relates to semiconductor devices, and in particular to MOS, which occurs when an insulating film is formed by sputtering in large-scale integrated circuits. Related to preventing damage to transistors.

[従来の技v/I] 第4図は、従来のMOSトランジスタの製造工程の途中
工程を示す断面図であり、図において、1はp型のシリ
コン基板、2はシリコン酸化膜よりなるゲート酸化膜、
3は多結晶シリコン等からなるゲート電極、4aおよび
4bは、それぞれ、前記シリコン基板1内に形成された
n型不純物拡散層であるソースおよびドレイン、5はリ
ンガラス膜かうなる絶縁膜、6a 、6bはアルミニウ
ム合金からなるアルミ配線、7はバイアス・スパッタリ
ング法により形成したmrrA絶縁膜である。
[Conventional Technique v/I] Figure 4 is a cross-sectional view showing an intermediate step in the manufacturing process of a conventional MOS transistor. film,
3 is a gate electrode made of polycrystalline silicon or the like; 4a and 4b are a source and drain, respectively, which are n-type impurity diffusion layers formed in the silicon substrate 1; 5 is an insulating film made of a phosphorus glass film; 6a; 6b is an aluminum wiring made of an aluminum alloy, and 7 is an mrrA insulating film formed by a bias sputtering method.

実際にはこの後、上記層間絶縁膜7の所望の部分を開孔
し、第2のアルミ配線を形成し、シリコン窒化膜等の最
終保護膜を形成後、上記最終保護膜の所望の部分を開孔
する等の工程があるが、本発明の従来技術としては特に
関係がないので、ここでの説明は省略する。
Actually, after this, a hole is opened in a desired part of the interlayer insulating film 7, a second aluminum wiring is formed, a final protective film such as a silicon nitride film is formed, and a desired part of the final protective film is formed. Although there are steps such as opening holes, they are not particularly related to the prior art of the present invention, and therefore their explanation will be omitted here.

[発明が解決しようとする問題点] バイアス・スパッタリング法は、通常のスパッタリング
法に基板バイアスを印加するもので、薄II(シリコン
酸化膜)の形成と同時にエツチングが進行し、その結果
薄膜の表面を非常に平坦にすることが可能である。基板
バイアスの条件によっては、第4図に示すように、はぼ
平坦な表面の層間絶縁膜7を得ることができ、図示しな
い上層配線(第2のアルミニウム配線)の微細加工が容
易になり、また上層配線の断線や信頼性の低下を防止す
ることができる。しかしながら、バイアス・スパッタリ
ング法を含むスパッタリング法の問題は、MOS)−ラ
ンジスタへ損傷を与えることであり、そのしきい値電圧
を変動させる場合があることである。この原因としては
、スパッタリング時に電子が基板に照射され、その結果
ゲート酸化膜3中にトラップが形成されるためと考えら
れている。
[Problems to be solved by the invention] In the bias sputtering method, a substrate bias is applied to the normal sputtering method, and etching progresses at the same time as the formation of thin II (silicon oxide film).As a result, the surface of the thin film It is possible to make it very flat. Depending on the conditions of the substrate bias, as shown in FIG. 4, it is possible to obtain an interlayer insulating film 7 with a substantially flat surface, which facilitates microfabrication of the upper layer wiring (second aluminum wiring), not shown. Further, it is possible to prevent disconnection of upper layer wiring and decrease in reliability. However, a problem with sputtering methods, including bias sputtering methods, is that they can damage the MOS transistor and may change its threshold voltage. The reason for this is thought to be that electrons are irradiated onto the substrate during sputtering, and as a result, traps are formed in the gate oxide film 3.

この発明は、上記のようケ問題点を解消するためになさ
れたもので、損傷の少ない半導体装置、特に半導体装置
がMOS t−ランジスタを含む場合、該M OS l
−ランジスタのしきい値電圧の変動が極めて微細な半導
体装置を得ることを目的とする。
The present invention has been made to solve the above-mentioned problems, and when a semiconductor device with less damage is included, especially when the semiconductor device includes a MOS t-transistor, the MOS t-transistor is
- The object is to obtain a semiconductor device in which the threshold voltage of a transistor varies extremely finely.

[問題点を解決するための手段] この発明にかかる半導体装置は、基板上にスパッタリン
グ法により形成される絶縁膜を有するものにおいて、基
板上と絶縁膜との間に、絶縁膜の形成約に形成されるシ
リコン窒化膜を設けたものである。
[Means for Solving the Problems] A semiconductor device according to the present invention has an insulating film formed on a substrate by a sputtering method. A silicon nitride film is formed.

[作用] この発明においては、スパッタリング法により絶縁膜を
形成する前に、シリコン窒化膜層が形成されているため
、スパッタリング時に発生する半導体装置の損傷を抑制
することができる。特に、半導体装置が、MOSトラン
ジスタを含む場合、該トランジスタのしきい値電圧の変
動を抑えることができる。
[Operation] In the present invention, since the silicon nitride film layer is formed before forming the insulating film by the sputtering method, damage to the semiconductor device that occurs during sputtering can be suppressed. In particular, when the semiconductor device includes a MOS transistor, fluctuations in the threshold voltage of the transistor can be suppressed.

[実施例] 以下、この発明の一実施例を図について説明する。[Example] An embodiment of the present invention will be described below with reference to the drawings.

1    第1図は、この発明の第1の実施例にかかる
MOSトランジスタの製造工程の途中工程を示す断面図
である。第1図において、1はp型のシリコン基板、2
はゲート酸化膜、3は多結晶シリコン等からなるゲート
電極、4aはソース、4bはドレイン、5はリンガラス
膜からなる絶縁膜、6a。
1 FIG. 1 is a sectional view showing an intermediate step in the manufacturing process of a MOS transistor according to a first embodiment of the present invention. In FIG. 1, 1 is a p-type silicon substrate, 2
3 is a gate oxide film, 3 is a gate electrode made of polycrystalline silicon or the like, 4a is a source, 4b is a drain, 5 is an insulating film made of a phosphorus glass film, and 6a.

6bはアルミ配線、7は層間絶縁膜、8はシリコン窒化
膜である。この実施例の特徴は、参照番号8で示すシリ
コン窒化膜を、図示のように、ゲート電極3およびゲー
ト絶縁11112のすぐ上面側に形成したことである。
6b is an aluminum wiring, 7 is an interlayer insulating film, and 8 is a silicon nitride film. The feature of this embodiment is that a silicon nitride film indicated by reference numeral 8 is formed immediately above the gate electrode 3 and gate insulator 11112 as shown.

シリコン窒化膜8は、この実施例では、減圧CVD法に
より形成されており、その膜厚は約0.1μ■である。
In this embodiment, the silicon nitride film 8 is formed by a low pressure CVD method, and has a thickness of about 0.1 μm.

シリコン窒化膜8を図示のように形成したことにより、
その後にスパッタリングにより絶縁膜7が形成されても
、該絶縁膜7の形成によるMOSトランジスタのしきい
値電圧の変動を小さく抑えることができる。
By forming the silicon nitride film 8 as shown in the figure,
Even if the insulating film 7 is subsequently formed by sputtering, fluctuations in the threshold voltage of the MOS transistor due to the formation of the insulating film 7 can be suppressed to a small level.

次の表は、第1図に示すこの発明の第1の実施例にお番
プるMOS l−ランジスタのしきい値電圧の変動Δv
thの測定例を示すものである。
The following table shows the variation Δv of the threshold voltage of the MOS l-transistor used in the first embodiment of the invention shown in FIG.
This shows an example of measurement of th.

尭 上記の表かられかるように、ゲート電極3およびゲート
絶縁112を覆うようにシリコン窒化膜8を形成したこ
とにより、しきい値電圧の変動ΔVthを、従来のよう
にシリコン窒化膜8がないものに比べて、2分の1以下
にすることができた。
As can be seen from the above table, by forming the silicon nitride film 8 to cover the gate electrode 3 and the gate insulator 112, the fluctuation ΔVth of the threshold voltage can be reduced by forming the silicon nitride film 8 to cover the gate electrode 3 and the gate insulator 112. We were able to reduce it to less than half of what it used to be.

なお、この第1の実施例においては、スパッタリングに
よる絶縁膜7は、リンガラス膜で形成された絶縁膜5の
上全体に形成されているが、リンガラス115上の少な
くとも一部にスパッタリングによる絶縁膜7が形成され
る場合であっても、シリコン窒化118を設けることに
より、スパッタリングにより絶縁膜7を形成することに
伴なうトランジスタへの悪影響を小さな程度に抑えるこ
とができる。
In this first embodiment, the insulating film 7 formed by sputtering is formed on the entire insulating film 5 formed of the phosphor glass film, but the insulating film 7 formed by sputtering is formed on at least a part of the phosphor glass 115. Even when the film 7 is formed, by providing the silicon nitride 118, the adverse effect on the transistor caused by forming the insulating film 7 by sputtering can be suppressed to a small extent.

第2図は、この発明の第2の実施例を説明するための図
で、この発明の第2の実施例にかかるMOSトランジス
タの製造工程の途中工程断面図を示している。第2図に
おいて、第1図と同一部分には同一の番号が付されてい
るので、ここでの繰り返しの説明は省略する。第2図の
特徴は、リンガラスでできた絶縁膜5の上に、シリコン
窒化膜8を形成したことである。このように、スパッタ
リング法により形成する絶縁!1lI7のすぐ下の層と
してシリコン窒化118を形成しても、該シリコン窒化
膜8によりスパッタリング時に生じるゲート電極3への
悪影響を緩和することができる。よって、第2の実施例
の構造においても、前述の第1の実施例と同様に、MO
Sトランジスタのしきい値電圧の変動を、従来のものに
比べて、かなり低く抑えることができる。
FIG. 2 is a diagram for explaining a second embodiment of the present invention, and shows a cross-sectional view midway through the manufacturing process of a MOS transistor according to the second embodiment of the present invention. In FIG. 2, the same parts as in FIG. 1 are given the same numbers, so repeated explanations here will be omitted. The feature of FIG. 2 is that a silicon nitride film 8 is formed on an insulating film 5 made of phosphorus glass. In this way, insulation formed by sputtering method! Even if silicon nitride 118 is formed as a layer immediately below 1lI7, the silicon nitride film 8 can alleviate the adverse effect on gate electrode 3 that occurs during sputtering. Therefore, in the structure of the second embodiment, as in the first embodiment, the MO
Fluctuations in the threshold voltage of the S transistor can be suppressed considerably lower than in conventional ones.

第3図は、この発明の第3の実施例にかかるMOSトラ
ンジスタの製造工程の途中工程断面図である。第3図に
示す第3の実施例は、ゲート電極3を形成し、リンガラ
スの絶縁膜5およびアルミ配線6a 、6bを形成後、
シリコン窒化膜8を形成したものである。この場合にお
いても、第2図に示す実施例と同様、MOSトランジス
タのしきい値電圧の変動を、従来のものに比べて、かな
り低く抑えることができる。
FIG. 3 is a sectional view showing an intermediate step in the manufacturing process of a MOS transistor according to a third embodiment of the present invention. In the third embodiment shown in FIG. 3, after forming the gate electrode 3, forming the phosphor glass insulating film 5 and the aluminum wirings 6a and 6b,
A silicon nitride film 8 is formed. In this case as well, as in the embodiment shown in FIG. 2, fluctuations in the threshold voltage of the MOS transistor can be suppressed considerably lower than in the conventional case.

なお、第3図に示す第3の実施例においては、シリコン
窒化膜8をアルミ配線6a 、6bの上面に形成しなけ
ればならないが、シリコン窒化膜8を約450℃以下の
低温で、プラズマCVD@等により形成すればよい。
In the third embodiment shown in FIG. 3, the silicon nitride film 8 must be formed on the upper surfaces of the aluminum wirings 6a and 6b, but the silicon nitride film 8 is formed by plasma CVD at a low temperature of about 450°C or less. It may be formed by @ etc.

上述した第1ないし第3の実施例では、いずれも、nチ
ャンネルMOSトランジスタを含む半導体装置を例にと
って説明したが、この発明は、pチャンネルMO8t−
ランジスタを含む半導体装置についても同様に適用可能
である。
In the first to third embodiments described above, a semiconductor device including an n-channel MOS transistor was explained as an example, but the present invention is applicable to a p-channel MOS transistor.
The present invention is similarly applicable to semiconductor devices including transistors.

また、上記各実施例では、半導体装置の基板側上面をほ
ぼ覆うシリコン窒化膜8として説明したが、シリコン窒
化lI8は、少なくともゲート電極3の上面側を覆うも
のであればよい。なぜならば、シリコン窒化膜8が少な
くともゲート電極3を覆っていることにより、その後に
スパッタリングにより形成する絶縁膜の形成に伴なうゲ
ート電極3への悪影響を防止できるからである。
Further, in each of the above embodiments, the silicon nitride film 8 is described as covering almost the upper surface of the semiconductor device on the substrate side, but the silicon nitride film 8 may be any film as long as it covers at least the upper surface side of the gate electrode 3. This is because by covering at least the gate electrode 3 with the silicon nitride film 8, it is possible to prevent an adverse effect on the gate electrode 3 due to the formation of an insulating film that is subsequently formed by sputtering.

また、上記各実施例では、絶縁II7はシリコン酸化膜
の場合を述べたが、絶縁膜の種類はシリコン酸化膜にと
られれるものではな(、リンガラス膜等の絶縁膜であっ
てもよい。
Furthermore, in each of the above embodiments, the case where the insulation II 7 is a silicon oxide film has been described, but the type of insulation film is not limited to a silicon oxide film (it may also be an insulation film such as a phosphorus glass film). .

[発明の効果] この発明は、以上説明したとおり、スパッタリング法に
より絶縁膜を形成する前に、薄いシリコン窒化膜を形成
しておくようにしたので、スパッタリング法に起因する
半導体装置の損傷を十分に抑制することのできる効果が
ある。したがって、信頼性の高い半導体装置を得ること
ができる。
[Effects of the Invention] As explained above, in the present invention, a thin silicon nitride film is formed before forming an insulating film by the sputtering method, so that damage to the semiconductor device caused by the sputtering method can be sufficiently prevented. There is an effect that can be suppressed. Therefore, a highly reliable semiconductor device can be obtained.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は、この発明の第1の実施例にかかるMOSトラ
ンジスタを含む半導体装置の製造、工程の途中工程断面
図である。第2図は、この発明の第2の実施例にかかる
MOS トランジスタを含む半導体装置の製造工程の途
中工程断面図である。第3図は、この発明の第3の実施
例にかかるMOSトランジスタを含む半導体装置の製造
工程の途中工程断面図である。第4図は、従来のMOS
トランジスタを含む半導体装置の製造工程の途中工程断
面図である。 図において、1はシリコン基板、2はゲート酸化膜、3
はゲート電極、4aはソース、4bはドレイン、5は絶
縁膜、68.6bはアルミ配線、7は層間絶縁膜、8は
シリコン窒化膜を示す。 なお、図中同一符号は同一または相当部分を示す。
FIG. 1 is a sectional view showing an intermediate step in the manufacturing process of a semiconductor device including a MOS transistor according to a first embodiment of the present invention. FIG. 2 is a sectional view showing an intermediate step in the manufacturing process of a semiconductor device including a MOS transistor according to a second embodiment of the present invention. FIG. 3 is a sectional view showing an intermediate step in the manufacturing process of a semiconductor device including a MOS transistor according to a third embodiment of the present invention. Figure 4 shows the conventional MOS
FIG. 3 is a cross-sectional view showing an intermediate step in the manufacturing process of a semiconductor device including a transistor. In the figure, 1 is a silicon substrate, 2 is a gate oxide film, and 3 is a silicon substrate.
4a is a gate electrode, 4a is a source, 4b is a drain, 5 is an insulating film, 68.6b is an aluminum wiring, 7 is an interlayer insulating film, and 8 is a silicon nitride film. Note that the same reference numerals in the figures indicate the same or corresponding parts.

Claims (4)

【特許請求の範囲】[Claims] (1)所定の領域が形成された基板上にスパッタリング
法により形成される絶縁膜を有する半導体装置において
、 前記基板上と絶縁膜との間に、前記絶縁膜の形成前に形
成されるシリコン窒化膜を備えたことを特徴とする、半
導体装置。
(1) In a semiconductor device having an insulating film formed by sputtering on a substrate on which a predetermined region is formed, silicon nitride is formed between the substrate and the insulating film before forming the insulating film. A semiconductor device characterized by comprising a film.
(2)前記シリコン窒化膜は、0.5μm以下の膜厚を
有するものであることを特徴とする、特許請求の範囲第
1項に記載の半導体装置。
(2) The semiconductor device according to claim 1, wherein the silicon nitride film has a thickness of 0.5 μm or less.
(3)前記半導体装置はMOSトランジスタを含み、 前記シリコン窒化膜は、該MOSトランジスタの少なく
ともゲート電極を被覆することを特徴とする、特許請求
の範囲第1項または第2項に記載の半導体装置。
(3) The semiconductor device according to claim 1 or 2, wherein the semiconductor device includes a MOS transistor, and the silicon nitride film covers at least a gate electrode of the MOS transistor. .
(4)前記半導体装置はMOSトランジスタを含み、 前記シリコン窒化膜は、該MOSトランジスタのゲート
絶縁膜の一部として形成されることを特徴とする、特許
請求の範囲第1項または第2項に記載の半導体装置。
(4) The semiconductor device includes a MOS transistor, and the silicon nitride film is formed as part of a gate insulating film of the MOS transistor. The semiconductor device described.
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