JPS62273440A - Nuclear magnetic resonator - Google Patents

Nuclear magnetic resonator

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Publication number
JPS62273440A
JPS62273440A JP61114631A JP11463186A JPS62273440A JP S62273440 A JPS62273440 A JP S62273440A JP 61114631 A JP61114631 A JP 61114631A JP 11463186 A JP11463186 A JP 11463186A JP S62273440 A JPS62273440 A JP S62273440A
Authority
JP
Japan
Prior art keywords
register
address
memory
output
data
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP61114631A
Other languages
Japanese (ja)
Inventor
Hitoshi Sasabuchi
仁 笹渕
Kazuhiko Wakaizumi
若泉 和彦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Instruments Engineering Co Ltd
Hitachi Ltd
Original Assignee
Hitachi Instruments Engineering Co Ltd
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Instruments Engineering Co Ltd, Hitachi Ltd filed Critical Hitachi Instruments Engineering Co Ltd
Priority to JP61114631A priority Critical patent/JPS62273440A/en
Publication of JPS62273440A publication Critical patent/JPS62273440A/en
Pending legal-status Critical Current

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Abstract

PURPOSE:To execute a matrix computation efficiently, by employing the sum of the product between an output of a step register and one output o a plurality of address registers and outputs of the remaining address registers as memory address. CONSTITUTION:Prior to the accessing of a memory 4, the size of a line of a matrix data to be handled is specified for a matrix unit register 8 with a CPU1. For example, (m) is set in a matrix with the size of (m) lines and (n) columns as data to be handled. Then, when accessing the memory 4, the CPU1 specifies an address value for a line address register 3 or a column address register 7 and the assignment of a reading or writing is done through a memory control 2 to execute the accessing. An output Y of the register 7 and an output (m) of the register 8 are both inputted into a multiplier 9. The resulting product is inputted into an adder 10 together with an output X of the register 3 and the sum thereof will be a final memory address. In this manner, the computation of the matrix data can be simplified in the execution program as the data of line and column can be handled on equal terms thereby enabling efficient execution of the matrix computation.

Description

【発明の詳細な説明】 3、発明の詳細な説明 〔産業上の利用分野〕 本発明は核磁気共鳴4!i:eに係り、特にフーリエ変
換形の核磁気共鳴会#に関する。
[Detailed Description of the Invention] 3. Detailed Description of the Invention [Field of Industrial Application] The present invention is directed to nuclear magnetic resonance 4! i:e, particularly the Fourier transform form of nuclear magnetic resonance.

〔従来の技術〕[Conventional technology]

フーリエ変換核磁気共鳴装#において汀、2次元フーリ
エ変換法などの新しい測定法が発展しつつあり、行列デ
ータを扱う機会が多く、しかもデータサイズが極めて大
きくなっている。
New measurement methods such as the two-dimensional Fourier transform method are being developed in Fourier transform nuclear magnetic resonance systems, and there are many opportunities to handle matrix data, and the data size is becoming extremely large.

したがって、このような処理チ効率よく実効するLめV
(’t’1 %行列演算に適した形式のメモリシステム
が要末される。
Therefore, such a process efficiently executes L-V.
('t'1% A memory system of a type suitable for matrix operations is required.

従来、1つのメモリ7ステムV(’/”1.1つのアド
レスレジスタを持つのが一般的である。このようなシス
テムの例牙第2図に示す。
Conventionally, it is common to have one memory 7 stem V('/"1.1.1 address register. An example of such a system is shown in FIG. 2.

1rr中央fgll−傅償、2aメモリコントローラ、
3aアドレスレジスタ、4にメモリ、5riライト、)
ゲートバッファ、6なリードケートバッファである。
1rr central fgll-fuuai, 2a memory controller,
3a address register, 4 memory, 5ri write,)
Gate buffer, 6 read gate buffer.

一メモリをアクセスする場合、まず中央曲1劇装置1(
以下CPUと称する)が、アドレスをアドレスレジスタ
にセットTる。CPU]i、次cメモリコツトa−ラ2
?P通して、リード又汀ライトの命令を出し、アクセス
f−’4行Tる。ライト動作の場合、ライトデータは、
ライト命令に先立ってライトゲートバッファ5を通して
、メモリのデータバスに乗せられ、ライト命令にエリメ
モリに書き込まれる。リード@作の場合に1 リードゲ
ートバッファ6を介してデータ?受は取る。
When accessing one memory, first the central song 1 play device 1 (
The CPU (hereinafter referred to as CPU) sets an address in an address register. CPU] i, next c memory tip a-ra 2
? A read/write command is issued through P, and access is made to line f-'4. For write operation, the write data is
Prior to the write command, the data is transferred to the memory data bus through the write gate buffer 5, and written to the external memory in response to the write command. 1 in case of read@production Data is sent via read gate buffer 6? Uke is taken.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

しかし、以上のようなメモリシステムで行列データを扱
う場合、アクセス毎に実行プログラム中でアドレスのデ
ータf咋にしなければならず、非常V′CrIj雑とな
って信頼ヰが低下してしまrlまた実行速度も遅くなる
という配短がなされていなかった。Tなわち、m行n列
の行列テータ中テ、X行Y列のデータのアドレス指定を
考えると、(X−1−YXmlの計−gを、実行プログ
ラム中で毎回繰り返えし計算しなければならない。この
式に行データの演算時は、(X十定数)の形となって単
純比されるが、列データの演−はでに(定数+YXm)
の形となる。
However, when handling matrix data in the above memory system, it is necessary to create address data f in the executing program every time it is accessed, which makes the data extremely sloppy and reduces reliability. The problem was that the execution speed was also slowed down. In other words, if we consider addressing the data in the X row and Y column in a matrix theta with m rows and n columns, (the sum of (X-1-YXml) - g is calculated repeatedly every time in the execution program When calculating row data in this formula, it is simply compared in the form (X + constant), but when calculating column data, it becomes (constant + YXm).
It takes the form of

この工うは、行演算と列演算では、アドレス算出力機力
が異なり、したがって演算プログラムの共通化ができな
いものであった。
This method requires different address calculation power for row operations and column operations, so it is not possible to share arithmetic programs.

それ故、本発明の目的は、このような事ffに基づいて
fxされたものであり、行列演rばを効率的に実行可能
にした核磁気共鳴装置を提倶するにある。
Therefore, an object of the present invention is to provide a nuclear magnetic resonance apparatus which is fx based on such a fact and is capable of efficiently performing matrix operations.

〔問題点を解決Tるための手段〕[Means for solving problems]

この工つな目的fJH,するためは、本発明は、噴出1
B号をメモリに格納し、フーリエ変換して周波数スペク
トルvci換するデータ処理システムを具備Tる核磁気
共鳴装置tにおいて、前記データ処理システムは、複数
のアドレスレジスタと、ステップレジスタを備え、この
ステップレジスタの出力と上記アドレスレジスタの一つ
の出力との積と残りの他のアドレスレジスタの出力との
和をメモリアドレスとするメモリシステム?備えている
工うKしたものである。
In order to accomplish this purpose, the present invention provides jet 1
A nuclear magnetic resonance apparatus t is equipped with a data processing system that stores No. A memory system in which the memory address is the product of the output of the register and the output of one of the above address registers, and the sum of the output of the remaining other address registers? I have worked hard to prepare for it.

〔実施例〕〔Example〕

第2因な本発明l(よる核磁気共鳴装置の一実施例を示
す1074図である。同一において第1図と同符号の場
合げ、同一機能をもつものである。
FIG. 1074 shows an embodiment of the nuclear magnetic resonance apparatus according to the second aspect of the present invention. Items having the same reference numerals as those in FIG. 1 have the same functions.

第1図と異なる構成rtcPUx>よびメモリコントa
 −52カらの入力を受ける列アドレスレジスタ7、お
よび行単位レジスタ8を備λ、これら各出力に乗算器9
へ入力されるようになっている。
Configuration rtcPUx> and memory controller a different from Figure 1
- a column address register 7 and a row unit register 8 which receive inputs from λ, and a multiplier 9 for each of these outputs.
It is designed to be input to .

この乗算器9の出力な、アドレスレジスタ3の出力とと
もに加算器10を介してメモリ4に入力されるようにな
っている。
The output of the multiplier 9 and the output of the address register 3 are input to the memory 4 via the adder 10.

メモリの7クセスに先立ち、CPUより、行単位レジス
タ8へ扱うべき行列データの、行の大きざを指定してお
く。例えば、扱うべきデータかm行n列の大きざの行列
である場合、mをセットする。次にメモリをアクセスす
る場合、CPUIH行アドレスレジスタ、又a列アドレ
スレジスタにアドレスの値を指定する。次にリード又に
ライトの指定をメモリコントローラを通して行いアクセ
スを実行Tる。
Prior to accessing the memory 7, the CPU specifies the row size of the matrix data to be handled in the row unit register 8. For example, if the data to be handled is a matrix of size m rows and n columns, set m. When accessing the memory next time, the address value is specified in the CPUIH row address register or the a column address register. Next, read or write is specified through the memory controller and access is executed.

列アドレスレジスタ7の出力と、行単位レジスタδの出
力は、共に乗算器9へ入力され、槓をとる。この横領は
、加算器10に人力され、行アドレスレジスタとの和を
とる。この和の値が最終的なメモリアドレスとなる。
The output of the column address register 7 and the output of the row unit register δ are both input to the multiplier 9 and multiplied. This embezzlement is input to the adder 10 and summed with the row address register. This sum value becomes the final memory address.

即チ、m行n列の行列データにおいて、X行Y列ノテー
タを一りセスする場合、行単位レジスタ8Knm、行ア
ドレスレジスタ3vcnX、列アドレスレジスタ7にi
Yが設定され、最終的なメモリアドレスに(X十YXm
)となる。
In other words, in matrix data of m rows and n columns, when accessing one notator in X row and Y column, i is set in row unit register 8Knm, row address register 3vcnX, and column address register
Y is set and the final memory address is (X0YXm
).

行データ?アクセスTる場合HXを、列データをアクセ
スTる場合iYを、0,2,3.  ・・・ と町fK
Tることで実行可能となる。なお、1次元のデータ分扱
うと六は、行単位レジスタに“02を設定しておけば工
い。
Row data? HX when accessing T, iY when accessing column data, 0, 2, 3 . ... and town fK
It becomes executable by T. Note that when dealing with one-dimensional data, 6 can be done by setting "02" in the row unit register.

以上の工うなメモリ7ステムで灯、行列データの演¥t
i、行と列のデータを全く向等に扱うことができ、実行
プログラムが啄めて単純fヒこれる。
The above procedure is to perform the light and matrix data using 7 stems of memory.
i, row and column data can be treated completely equally, and the execution program can be simply written as f.

この結果、プログラムの実行速囃か著しく向上し、且つ
信fJi性も向上する。
As a result, the execution speed of the program is significantly improved, and the reliability is also improved.

〔発明の効果〕〔Effect of the invention〕

以上説明したことから明らかな工うは、&発明KLる核
磁気共鳴装#に工れば、行列演算?効率的に実行できる
ようになる。
From the above explanation, it is clear that if the nuclear magnetic resonance device invented by KL is used, matrix calculations can be performed. Be able to execute efficiently.

【図面の簡単な説明】[Brief explanation of the drawing]

第1因に本発明による核磁気共鳴装置の一実施例を示T
プaツク構成図、第2肉に従来による核磁気共鳴装置の
一例を示すブロック構成図である。 1・・・中央部I倒装置、2・・・メモリコントローラ
、3・・・アドレスレジスタ、4・・・メモリ、5・・
・ライトゲートバッファ、6・・・リードゲートノ(ツ
ファ、7・・・Z  I  1¥J
The first factor is an embodiment of the nuclear magnetic resonance apparatus according to the present invention.
FIG. 2 is a block diagram showing an example of a conventional nuclear magnetic resonance apparatus. DESCRIPTION OF SYMBOLS 1...Central I collapse device, 2...Memory controller, 3...Address register, 4...Memory, 5...
・Write gate buffer, 6...Read gate buffer, 7...Z I 1\J

Claims (1)

【特許請求の範囲】[Claims] 1、検出信号をメモリに格納し、フーリエ変換して周波
数スペクトルに変換するデータ処理システムを具備する
核磁気共鳴装置において、前記データ処理システムは、
複数のアドレスレジスタと、ステップレジスタを備え、
このステップレジスタの出力と上記アドレスレジスタの
一つの出力との積と、残りの他のアドレスレジスタの出
力との和をメモリアドレスとするメモリシステムを備え
ていることを特徴とする核磁気共鳴装置。
1. A nuclear magnetic resonance apparatus equipped with a data processing system that stores a detection signal in a memory and performs Fourier transform to convert it into a frequency spectrum, the data processing system comprising:
Equipped with multiple address registers and step registers,
A nuclear magnetic resonance apparatus characterized by comprising a memory system whose memory address is the product of the output of the step register and the output of one of the address registers, and the sum of the outputs of the remaining other address registers.
JP61114631A 1986-05-21 1986-05-21 Nuclear magnetic resonator Pending JPS62273440A (en)

Priority Applications (1)

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JP61114631A JPS62273440A (en) 1986-05-21 1986-05-21 Nuclear magnetic resonator

Applications Claiming Priority (1)

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JP61114631A JPS62273440A (en) 1986-05-21 1986-05-21 Nuclear magnetic resonator

Publications (1)

Publication Number Publication Date
JPS62273440A true JPS62273440A (en) 1987-11-27

Family

ID=14642672

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61114631A Pending JPS62273440A (en) 1986-05-21 1986-05-21 Nuclear magnetic resonator

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JP (1) JPS62273440A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011102291A1 (en) * 2010-02-16 2011-08-25 日本電気株式会社 Fast fourier transform circuit

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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