JPS62272716A - 位相及び周波数検出器 - Google Patents
位相及び周波数検出器Info
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- JPS62272716A JPS62272716A JP62114902A JP11490287A JPS62272716A JP S62272716 A JPS62272716 A JP S62272716A JP 62114902 A JP62114902 A JP 62114902A JP 11490287 A JP11490287 A JP 11490287A JP S62272716 A JPS62272716 A JP S62272716A
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- FWYSBEAFFPBAQU-GFCCVEGCSA-N nodakenetin Chemical compound C1=CC(=O)OC2=C1C=C1C[C@H](C(C)(O)C)OC1=C2 FWYSBEAFFPBAQU-GFCCVEGCSA-N 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D13/00—Circuits for comparing the phase or frequency of two mutually-independent oscillations
- H03D13/003—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S331/00—Oscillators
- Y10S331/02—Phase locked loop having lock indicating or detecting means
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
3、発明の詳細な説明
(発明の分腎)
本発明は、振動数合成一般、特に振動数発生回路1ノー
ダに使用可能な位相・振動数検出器に関する。
ダに使用可能な位相・振動数検出器に関する。
(先行技術の説明)
一般の振動数検出器および全ての位相ロックループにお
いて、位相や振動数の異常を検波する工し・、メントは
論理回路である。現在の技術水準では、イζl相・振動
数検出器は全て、リファレンスMe 4344(TTL
technology)またはMC12040(EC
L technology fromM0TOROL人
)更(こまt:はNATTON人L 5ENT−CON
DtJCTORの54.1(C4046(CMOS o
r I(CMnS technology)のr4iに
見られるタイプのものである。
いて、位相や振動数の異常を検波する工し・、メントは
論理回路である。現在の技術水準では、イζl相・振動
数検出器は全て、リファレンスMe 4344(TTL
technology)またはMC12040(EC
L technology fromM0TOROL人
)更(こまt:はNATTON人L 5ENT−CON
DtJCTORの54.1(C4046(CMOS o
r I(CMnS technology)のr4iに
見られるタイプのものである。
これら検出器の動作原理は全て同一でありさらに、第1
図から分かるように同一のシーケンス図をもつ。第1図
には、論理回路から出力された論理信号をデコーディン
グ、フィルタリングして得られるアナログ信号Vs=
f(φ)が示されている。
図から分かるように同一のシーケンス図をもつ。第1図
には、論理回路から出力された論理信号をデコーディン
グ、フィルタリングして得られるアナログ信号Vs=
f(φ)が示されている。
検出器の入力信号RおよびVの相対的な位相のずれが一
2πから+2πの範囲にあれば、この位相特性Vs=f
lφ)は、−v。から+Voまでの範囲で直線をたどる
。
2πから+2πの範囲にあれば、この位相特性Vs=f
lφ)は、−v。から+Voまでの範囲で直線をたどる
。
もし、この相対的な位相のずれが2πより大きければ、
このタイプの検出器を使用している位相ロックループは
破壊される。しかしながら、それでもなおかつ検出器は
、入力振動数の差FR−FVに等しい振動数でのこぎり
両信号を与えている。ループフィルタによるこの差の平
均値は、周波数の一ブば、′J:J配dF/dt−薯「
に倣!I!lJ数楚せざτし、ここ=4= て、ω1.は固有鎖錠角振動数である。
このタイプの検出器を使用している位相ロックループは
破壊される。しかしながら、それでもなおかつ検出器は
、入力振動数の差FR−FVに等しい振動数でのこぎり
両信号を与えている。ループフィルタによるこの差の平
均値は、周波数の一ブば、′J:J配dF/dt−薯「
に倣!I!lJ数楚せざτし、ここ=4= て、ω1.は固有鎖錠角振動数である。
このタイプの検出器を使用し、固有角振動数ω。
および遮断角振動数ω。を持つ位相ループにおいて、も
j7基準振動数(R1をパΔF I+きざみて変化させ
ると、このループはその獲得バンドω−こ等しい範囲で
同位相にロックされたままであり、もしΔF〉ω0てあ
れば、このループは、最大FR−ω。の振動数t、J2
(最大値ではループは位相ロックさオ]る)に等しい勾
配に振動数整合される。(7たがって、振動数整合時間
の合計は、ω、およびω。が小さい(実際、しばしばこ
のようになる)はど大きくなるが、その原因は特に、ル
ープのバンド(帯域)ω、がかなり制限されるスペクト
ラムの純粋さにある。
j7基準振動数(R1をパΔF I+きざみて変化させ
ると、このループはその獲得バンドω−こ等しい範囲で
同位相にロックされたままであり、もしΔF〉ω0てあ
れば、このループは、最大FR−ω。の振動数t、J2
(最大値ではループは位相ロックさオ]る)に等しい勾
配に振動数整合される。(7たがって、振動数整合時間
の合計は、ω、およびω。が小さい(実際、しばしばこ
のようになる)はど大きくなるが、その原因は特に、ル
ープのバンド(帯域)ω、がかなり制限されるスペクト
ラムの純粋さにある。
もし入力振動数が、上記のように段階的にではなく直線
的に変化すると、位相ロックされたままでループがたど
り得る勾配の最大値はdF/dt□8x−ω。tとなろ
。
的に変化すると、位相ロックされたままでループがたど
り得る勾配の最大値はdF/dt□8x−ω。tとなろ
。
(発明の要約)
本発明の目的である位相・振動数検出器を使用すれば、
デコーディングおよびフィルタリングを(7た後に、+
2πてはなく+2(k+1)πの範囲の入力差動位相を
持つ線形電圧を発生させることができるが、ここてkは
、所与技術の振動数性能をなんら犠牲にすることなく、
できる限り大きくすることができる。
デコーディングおよびフィルタリングを(7た後に、+
2πてはなく+2(k+1)πの範囲の入力差動位相を
持つ線形電圧を発生させることができるが、ここてkは
、所与技術の振動数性能をなんら犠牲にすることなく、
できる限り大きくすることができる。
このタイプの検出器によれば、位相誤差は+2πてはな
く+2(k+1)πの範囲であるから、位相ロツ〜ルー
プは、振動数レベル(k+])ω。において同位相にロ
ックされtこままであり、まtこ、もし振動数レベルΔ
Fが(k+1)ω。より大きい場合には、振動数整合の
勾配は、ロックインのバスバンドを変化させるととくに
、位相ループを、振動数レベルΔFで同位相ΔF にロックしたままにするには、係数kをk ) −−1
ω。
く+2(k+1)πの範囲であるから、位相ロツ〜ルー
プは、振動数レベル(k+])ω。において同位相にロ
ックされtこままであり、まtこ、もし振動数レベルΔ
Fが(k+1)ω。より大きい場合には、振動数整合の
勾配は、ロックインのバスバンドを変化させるととくに
、位相ループを、振動数レベルΔFで同位相ΔF にロックしたままにするには、係数kをk ) −−1
ω。
を満足するような値に設定するt!けて充分であること
がわかる。
がわかる。
同様に、ループが同位相にロックされたままでサポート
できる勾配の最大値は、dF/dt、、、う−(k+1
)ω。?である。
できる勾配の最大値は、dF/dt、、、う−(k+1
)ω。?である。
更に、も(7位相ループのバスバンドがかなり低い場合
は、ランクKが1より大きい段の出力に対し、こオ]ま
tこ1より大きい利得αを割り当てることが可能であり
、これによって動作範囲はさらに広がる。
は、ランクKが1より大きい段の出力に対し、こオ]ま
tこ1より大きい利得αを割り当てることが可能であり
、これによって動作範囲はさらに広がる。
本発明の目的である検出器をこのように使用ずA]ば、
靴音特性および入力振動数特性をさほど犠牲にする乙と
なく、ローパスバンド位相ループにきわめて大きい徹捷
さを付与することができる。
靴音特性および入力振動数特性をさほど犠牲にする乙と
なく、ローパスバンド位相ループにきわめて大きい徹捷
さを付与することができる。
アナログデコーディング方式を適当に選択すれば、この
タイプの検出器は、そのダイナミック特性値に極めて高
い係数をt↑)ける乙とによって、現存するいかなる位
相グループに対しても適用可能である。
タイプの検出器は、そのダイナミック特性値に極めて高
い係数をt↑)ける乙とによって、現存するいかなる位
相グループに対しても適用可能である。
本発明によれば、位相・振動数検出器は、2つの論理入
力信号RおよびVを受け入れて、(2K+2)個のメモ
リセル(MUKからMU、およびMDOからMDK)1
ヒツ1へから事実上構成されるが、これらメモリセルは
、2つに分けて(2b−1)個のコントロールセル(C
IIno、 CUo、からC1+、、、にならびにCD
O1からCDK−D、、1.)にカスケード接続及びリ
ンクされているが、これらコントロールセルは、第一に
、終端に位置する2つのメモリセル(MUkおよびMD
K)からの情報を、これらに各々印加されている信号R
およびVの状態変化に含めて、各々の指示に」:ってメ
モリセルMU。またはMDK (信号Rが、信号Vより
進んでいるかまたは遅れているかによってそのどちらか
になる)まで転送可能であり、乙のようにして選ばれた
メモリセルは、(2π−1)n<lΔφ1〈2nπの時
、信号R,V間の瞬間的な位相のずれΔφに比例しなデ
ユーティ比の矩形波を送出する。第二にこれらコントロ
ールセルは、メモリセルグループMU、+。
力信号RおよびVを受け入れて、(2K+2)個のメモ
リセル(MUKからMU、およびMDOからMDK)1
ヒツ1へから事実上構成されるが、これらメモリセルは
、2つに分けて(2b−1)個のコントロールセル(C
IIno、 CUo、からC1+、、、にならびにCD
O1からCDK−D、、1.)にカスケード接続及びリ
ンクされているが、これらコントロールセルは、第一に
、終端に位置する2つのメモリセル(MUkおよびMD
K)からの情報を、これらに各々印加されている信号R
およびVの状態変化に含めて、各々の指示に」:ってメ
モリセルMU。またはMDK (信号Rが、信号Vより
進んでいるかまたは遅れているかによってそのどちらか
になる)まで転送可能であり、乙のようにして選ばれた
メモリセルは、(2π−1)n<lΔφ1〈2nπの時
、信号R,V間の瞬間的な位相のずれΔφに比例しなデ
ユーティ比の矩形波を送出する。第二にこれらコントロ
ールセルは、メモリセルグループMU、+。
からMUkを初期論理状態に、さらにM UoからMU
n、を逆の論理状態に維持するか又は、もう1つのメモ
リセルグループMDK、+1からMDKおよびMUnか
らMTI。
n、を逆の論理状態に維持するか又は、もう1つのメモ
リセルグループMDK、+1からMDKおよびMUnか
らMTI。
を初期状態に、さらにMDOからMDO−8を逆の論理
状態に維持するが、どちらのメモリセルグループを選択
するかは、信号Rが信号Vより進んでいるかまたは遅れ
ているかによって決まる。
状態に維持するが、どちらのメモリセルグループを選択
するかは、信号Rが信号Vより進んでいるかまたは遅れ
ているかによって決まる。
(実施例)
8一
本発明の目的である位相・振動数検出器が、第2図に示
さ第1ている。この回路装置を使えば、+2(K+1)
πの範囲(例えば、K−2)の入力信号の差動位相を持
つ線形電圧1/sを、デコーディングおよびフィルタリ
ング1ツた後て、発生させる乙とが可能である。
さ第1ている。この回路装置を使えば、+2(K+1)
πの範囲(例えば、K−2)の入力信号の差動位相を持
つ線形電圧1/sを、デコーディングおよびフィルタリ
ング1ツた後て、発生させる乙とが可能である。
この装置は、(2K+1)個(この例では5個)のコン
l、ロールセルCU、2. CUo、 、 CUDo、
CD。、お31び(:Do2K、1って、2つのグル
ープに分けて接続されている(2K+2)i (この例
では6個)のメモリセルMtI2゜M[I、、 MU。
l、ロールセルCU、2. CUo、 、 CUDo、
CD。、お31び(:Do2K、1って、2つのグル
ープに分けて接続されている(2K+2)i (この例
では6個)のメモリセルMtI2゜M[I、、 MU。
、 !1lIlo、 MDKおよびMD2をカスケード
設定したものからなっている。両終端のメモリセルMU
2お、lびMI12は、デジタル入力信号Rおよび■を
各々取り込む。乙の装置は、信号Rが、信号Vに対する
イ)′f相において進んでいるか遅れているかによって
アナログ機能の役割をする対称的な2つの部分に分解で
きろ。これらの対称的な2つの部分は、各々UおよびD
という参照文字を持つ(K+1)個のメモリセルおよび
に個のコントロールセルからなり、中央に位置するコン
トロールセルCIJ Doによって互いに接続されてい
る。
設定したものからなっている。両終端のメモリセルMU
2お、lびMI12は、デジタル入力信号Rおよび■を
各々取り込む。乙の装置は、信号Rが、信号Vに対する
イ)′f相において進んでいるか遅れているかによって
アナログ機能の役割をする対称的な2つの部分に分解で
きろ。これらの対称的な2つの部分は、各々UおよびD
という参照文字を持つ(K+1)個のメモリセルおよび
に個のコントロールセルからなり、中央に位置するコン
トロールセルCIJ Doによって互いに接続されてい
る。
個々のメモリセルは、論理信号IJoを出力するグーl
−PおJ:び付加信号四を出力するゲートP′をそなえ
ている。例えばメモリセルMUnについてのPおよびP
′のような、帰還ループ型のNAND論理ゲート2つを
もつRS (Reset、5et)タイプの論理フリッ
プフロップから成る。
−PおJ:び付加信号四を出力するゲートP′をそなえ
ている。例えばメモリセルMUnについてのPおよびP
′のような、帰還ループ型のNAND論理ゲート2つを
もつRS (Reset、5et)タイプの論理フリッ
プフロップから成る。
コントロールセルは、3つのタイプに分かれる。
中央のコントロールセルCUl’lo、 2つの終端コ
ントロールセルCU、2およびCD12(この例では、
k=2の場合を示す)ならびに中間のコントロールセル
(ここで考察されている例では、CUolおよびCDo
lの2つ)である。
ントロールセルCU、2およびCD12(この例では、
k=2の場合を示す)ならびに中間のコントロールセル
(ここで考察されている例では、CUolおよびCDo
lの2つ)である。
中間コントロールセルは、1つのNAND型論理ゲート
からなり、第一に(終端素子から中央に情報を転送する
方向から見て)上流の、メモリセルから補数信号を取入
れ、第二に、(同じ方向から見て)下流のメモリセルか
ら非補数信号を取り込む。
からなり、第一に(終端素子から中央に情報を転送する
方向から見て)上流の、メモリセルから補数信号を取入
れ、第二に、(同じ方向から見て)下流のメモリセルか
ら非補数信号を取り込む。
個々のメモリセルには、2つの入力信号RおよびSが入
力されるので、このメモリセルのNANDゲートば、さ
らに、次段のメモリセルの入力信号Rおよび上段のメモ
リセルの入力信号Sに接続されている。このようにして
、とのNANT)ゲートの出力の状態が変化する条件が
そろった時に、−L段のメモリセルの情報を次段の、メ
モリセルに転送し、同時にこの−に段のメモリセルば初
期状態にリセットされ、そしてこの状態変化の原因とな
っtコ情報t!けを転送する。
力されるので、このメモリセルのNANDゲートば、さ
らに、次段のメモリセルの入力信号Rおよび上段のメモ
リセルの入力信号Sに接続されている。このようにして
、とのNANT)ゲートの出力の状態が変化する条件が
そろった時に、−L段のメモリセルの情報を次段の、メ
モリセルに転送し、同時にこの−に段のメモリセルば初
期状態にリセットされ、そしてこの状態変化の原因とな
っtコ情報t!けを転送する。
これから分かるように、中間コントロールセルC1l。
、は、1つのNANDゲートグーからなり、とのグー1
−は最初に信号訊を取り込み、次に信号U。を受け入れ
るが、その出力は、次段のメモリセルMUnに11人力
信号Rとして、上段のメモリセルMU、には入力信号S
として印加される。
−は最初に信号訊を取り込み、次に信号U。を受け入れ
るが、その出力は、次段のメモリセルMUnに11人力
信号Rとして、上段のメモリセルMU、には入力信号S
として印加される。
中央コント田−ルCtlDは、1つのNANDゲートグ
ーからなり、このゲートは最初に信号用、次ニ信号可を
取り込むが、その出力は、メモリセル1III′loに
lま入力信号Rとして、メモリセル1IIU0には入力
信号Sとして印加されろ。これから分かるように、この
NへNDグートP3の状態を変化させる条件がそろった
時に、中間に位置する1つの、メモリセル(MUnまt
こはMDO)に蓄えられている情報は他方のメモリセル
に送られ、同時にこの最初の中間、メモリセルはその初
期状態にリセットされ、これ(こまって、この状態変化
の原因となった情報を単に転送することになる。
ーからなり、このゲートは最初に信号用、次ニ信号可を
取り込むが、その出力は、メモリセル1III′loに
lま入力信号Rとして、メモリセル1IIU0には入力
信号Sとして印加されろ。これから分かるように、この
NへNDグートP3の状態を変化させる条件がそろった
時に、中間に位置する1つの、メモリセル(MUnまt
こはMDO)に蓄えられている情報は他方のメモリセル
に送られ、同時にこの最初の中間、メモリセルはその初
期状態にリセットされ、これ(こまって、この状態変化
の原因となった情報を単に転送することになる。
「およびUのような互いに補い合う2つの補数信号が、
CUo、のような中間コントロールセルに入力として印
加されるメカニズムにより、このような中間コントロー
ルセルによって互いに接続さね、さらにこれを中継して
1つの、メモリセルから次段のメモリセルに転送さオ]
る情報は1つの状態しかないということになり、そして
乙の状態が、この情報を表す。
CUo、のような中間コントロールセルに入力として印
加されるメカニズムにより、このような中間コントロー
ルセルによって互いに接続さね、さらにこれを中継して
1つの、メモリセルから次段のメモリセルに転送さオ]
る情報は1つの状態しかないということになり、そして
乙の状態が、この情報を表す。
これと対照的に、勇および可のような同相の論理1ノベ
ルを持つ信号が、中央コントロールセルの入力として印
加されるというメカニズムにより、中央メモリセルMU
nまたはMDOのうちの1つ(第一セルとする)からも
う片方の中央メモリセル(第二セルとする)に、すなわ
ちタイムチャート中の一方の部分(信号Rの立ち上がり
)からもう一方の部分(信号Vの立ち上がり)までの間
にこれら2つのメモリセルを互いに接続する中央コント
ロールセルによって、転送される情報の状態は2種類存
在する乙とになる。このように異なる2つの状態が存在
することは、最初の中間メモリセルの状態が変化するた
めの必須条件であり (なぜならば、2つの組み合わさ
れた入力信号の内、位相が進んでいる方の信号の立ち上
がりからもう一方の信号の立ち上がりまでの期間に情報
が転送されるので)、そしてこのように最初の中央メモ
リセルの状態が変化すると次に2番目の中央メモリセル
の状態が変化する(なぜならば、これら2つの入力信号
の内、位相が遅れている方の信号の立ち上がりからもう
一方の信号の立ち上がりまでの期間に情報が転送される
から)。この最初の中央メモリセルから情報が出力され
ると、入力信号Rおよび7間の位相差△φに比例したデ
ユーティ比を持つ矩形波が複数、出力される。
ルを持つ信号が、中央コントロールセルの入力として印
加されるというメカニズムにより、中央メモリセルMU
nまたはMDOのうちの1つ(第一セルとする)からも
う片方の中央メモリセル(第二セルとする)に、すなわ
ちタイムチャート中の一方の部分(信号Rの立ち上がり
)からもう一方の部分(信号Vの立ち上がり)までの間
にこれら2つのメモリセルを互いに接続する中央コント
ロールセルによって、転送される情報の状態は2種類存
在する乙とになる。このように異なる2つの状態が存在
することは、最初の中間メモリセルの状態が変化するた
めの必須条件であり (なぜならば、2つの組み合わさ
れた入力信号の内、位相が進んでいる方の信号の立ち上
がりからもう一方の信号の立ち上がりまでの期間に情報
が転送されるので)、そしてこのように最初の中央メモ
リセルの状態が変化すると次に2番目の中央メモリセル
の状態が変化する(なぜならば、これら2つの入力信号
の内、位相が遅れている方の信号の立ち上がりからもう
一方の信号の立ち上がりまでの期間に情報が転送される
から)。この最初の中央メモリセルから情報が出力され
ると、入力信号Rおよび7間の位相差△φに比例したデ
ユーティ比を持つ矩形波が複数、出力される。
しかしこれは、この位相差Δφが、0から2πの範囲に
存在する場合にのみ成り立つ。
存在する場合にのみ成り立つ。
なぜなら、もし信号RおよびVの周波数がたがいに異な
り、さらにこれらの位相の差が2πより大きい場合、こ
の装置は先のサイクルと同じように作動し始め、更にこ
の位相差はこれら2つの信号の1つのエツジからもう一
方のエツジまで徐々に変化するので、例えば信号VがR
より位相が進んでいると仮定すると、信号Vの立ち上が
りが2つ連続する間の期間には、信号Rの立ち上がりに
よる動作はなにも存在しないことになる。このことは信
号■の2番目の立ち上がりのエツジで、中央コントロー
ルの2つの入力の内1つは既に最初の立ち上がりのエツ
ジでその状態が変化しているから、信号Vば1つの中間
コントロールセルのように動作する。そして次には、コ
ントロールセルcno。
り、さらにこれらの位相の差が2πより大きい場合、こ
の装置は先のサイクルと同じように作動し始め、更にこ
の位相差はこれら2つの信号の1つのエツジからもう一
方のエツジまで徐々に変化するので、例えば信号VがR
より位相が進んでいると仮定すると、信号Vの立ち上が
りが2つ連続する間の期間には、信号Rの立ち上がりに
よる動作はなにも存在しないことになる。このことは信
号■の2番目の立ち上がりのエツジで、中央コントロー
ルの2つの入力の内1つは既に最初の立ち上がりのエツ
ジでその状態が変化しているから、信号Vば1つの中間
コントロールセルのように動作する。そして次には、コ
ントロールセルcno。
が中央コントロールセルのように動作する。そしてこの
時点においては、信号RおよびVの間の瞬間的な位相差
Δφに比例するデユーティ比をもつ矩形波を複数個出力
するのは、もはやメモリセルMDOではなく、メモリセ
ルMDKであり、さらにこの瞬間的な位相差が進むにつ
れ、それ以降のメモリセノしになる。
時点においては、信号RおよびVの間の瞬間的な位相差
Δφに比例するデユーティ比をもつ矩形波を複数個出力
するのは、もはやメモリセルMDOではなく、メモリセ
ルMDKであり、さらにこの瞬間的な位相差が進むにつ
れ、それ以降のメモリセノしになる。
信号Rおよび7間の位相差が、2πから(2n+1)π
の範囲にあると仮定すると、この位相差の瞬時値△φに
比例するデユーティ比を持つ矩形波を複数個出力する最
後のメモリセルは、(ここでも信号Vは、信号Rよりも
位相が進んでいると仮定する)ヒルMDnになる。セル
Ml′ioからMDK 、は、初期状態にまだリセット
されていないので、その出力り。からDn−1の論理レ
ベルは、セルMUnからMj+、の出力jl。
の範囲にあると仮定すると、この位相差の瞬時値△φに
比例するデユーティ比を持つ矩形波を複数個出力する最
後のメモリセルは、(ここでも信号Vは、信号Rよりも
位相が進んでいると仮定する)ヒルMDnになる。セル
Ml′ioからMDK 、は、初期状態にまだリセット
されていないので、その出力り。からDn−1の論理レ
ベルは、セルMUnからMj+、の出力jl。
から11.の論理レベルにたいしてのみならず、セルM
DK、ヤ、かうMDKの出力り。+1からり、の論理レ
ベルに対しても逆の関係にある。一方、セルMDOばそ
の出力Doとして、すでに述べたように、信号Rおよび
7間の瞬間的位相差△φを表す矩形波を出している。
DK、ヤ、かうMDKの出力り。+1からり、の論理レ
ベルに対しても逆の関係にある。一方、セルMDOばそ
の出力Doとして、すでに述べたように、信号Rおよび
7間の瞬間的位相差△φを表す矩形波を出している。
従って、これら2つの信号を、それぞれのメモリセルの
出力時にアナログ加算し、さらにフィルタリングするこ
とによって、第3図に示すような特性信号Vs= f(
φ)すなわち−2(k+1)πから+2(k+1)πの
範囲て直線をなずという固有の特性を示す特性信号、が
得られろ。
出力時にアナログ加算し、さらにフィルタリングするこ
とによって、第3図に示すような特性信号Vs= f(
φ)すなわち−2(k+1)πから+2(k+1)πの
範囲て直線をなずという固有の特性を示す特性信号、が
得られろ。
第1図に示すような本発明による検出器の機能は第4図
(a)、 (b)、 (e)および(e)のタイムチャ
ートに現れているが、ここでこれら4つのタイムチャー
トは、代表的なデユーティ比の値を△φとして、さらに
出力り。、 Uo、 U、およびU2Kよってそれぞれ
得られる矩形波−2πくΔφ(0,0(Δφ〈2π、
2πくΔφく4π、およびΔφ〉4πに各々対応してい
る。
(a)、 (b)、 (e)および(e)のタイムチャ
ートに現れているが、ここでこれら4つのタイムチャー
トは、代表的なデユーティ比の値を△φとして、さらに
出力り。、 Uo、 U、およびU2Kよってそれぞれ
得られる矩形波−2πくΔφ(0,0(Δφ〈2π、
2πくΔφく4π、およびΔφ〉4πに各々対応してい
る。
これら゛11間的″なタイムチャートと異なり、第4図
(e)に示すタイムチャートは、Δφが−41から0の
範囲で直線的に変化するいろいろな信号の発生を示す。
(e)に示すタイムチャートは、Δφが−41から0の
範囲で直線的に変化するいろいろな信号の発生を示す。
第5図は、信号Rおよび■の矩形波のみのタイムチャー
トであるが、各論理ゲートの走行時間τを考慮に入れで
あるので、゛延長′″させたものとなっている。
トであるが、各論理ゲートの走行時間τを考慮に入れで
あるので、゛延長′″させたものとなっている。
このタイムチャートは、したがって、第1図のタイムチ
ャートに示す論理ゲートの1つ1つの出力を表している
ので、それ以前の図と比較してより完全なものとなって
いる。
ャートに示す論理ゲートの1つ1つの出力を表している
ので、それ以前の図と比較してより完全なものとなって
いる。
本装置の初期条件、すなわち第5図に示す各々の時点に
おける論理的初期状態は、第2図の回路図に示されてい
る。ここで分かることは、NANIIゲ−1−P3(中
央コントロールセル)の2つの入力端子に印加さねる初
期状態は00であり、一方その他の全てのコンl−ロー
ルセルの入力端子には、初期状態として01が印加され
るが、ここでレベル0は、2つの入力端子の内、情報を
それが伝播する方向に取り込む乙とができろ方の入力端
子に、すなわち第2図の回路図中で」二の方に位置する
もの(ζついては上の方の入力端子に、そして下の方に
位置するものについては下の方の入力端子に印加されろ
。
おける論理的初期状態は、第2図の回路図に示されてい
る。ここで分かることは、NANIIゲ−1−P3(中
央コントロールセル)の2つの入力端子に印加さねる初
期状態は00であり、一方その他の全てのコンl−ロー
ルセルの入力端子には、初期状態として01が印加され
るが、ここでレベル0は、2つの入力端子の内、情報を
それが伝播する方向に取り込む乙とができろ方の入力端
子に、すなわち第2図の回路図中で」二の方に位置する
もの(ζついては上の方の入力端子に、そして下の方に
位置するものについては下の方の入力端子に印加されろ
。
さらに、終端コントロールセルについては、より詳細に
説明する。これら2つのコントロールセルは、2つの機
能を持つ。1つは、既に述べたように、中間コントロー
ルセルの機能と同一の機能であり、もう1つは論理入力
信号RおよびVを形成する機能である。
説明する。これら2つのコントロールセルは、2つの機
能を持つ。1つは、既に述べたように、中間コントロー
ルセルの機能と同一の機能であり、もう1つは論理入力
信号RおよびVを形成する機能である。
これらの信号RおよびVには、いかなるデユーティ比も
設定することができる。さらに、第2図に示す回路を通
して転送される角振動数の周期は極めて短かくなければ
ならない。
設定することができる。さらに、第2図に示す回路を通
して転送される角振動数の周期は極めて短かくなければ
ならない。
これらの終端コントロールセルを使用して、信号Rおよ
びVからこのタイプの角振動数を作る乙とができる。
びVからこのタイプの角振動数を作る乙とができる。
これらから分かるように、セルCU12ば、1つのNA
NI)ゲートP、および次の3つの入力端子から成る。
NI)ゲートP、および次の3つの入力端子から成る。
第一に、終端メモリセルMU2中に位置し、それ自身信
号【■2およびRを取り込むN人NDグートP。の出力
信号を取り込む入力端子。
号【■2およびRを取り込むN人NDグートP。の出力
信号を取り込む入力端子。
第二に、2つのNANDゲー)グー、およびRS2がら
形成される”R3”型フリップフロップ(これ(ま、自
身がNANDゲートグーの出力信号をその1番目の入力
端子に取り込み、第二の入力端子にはNANDゲートグ
ーの出力信号を取り込む)の出力信号を取り込む入力端
子。
形成される”R3”型フリップフロップ(これ(ま、自
身がNANDゲートグーの出力信号をその1番目の入力
端子に取り込み、第二の入力端子にはNANDゲートグ
ーの出力信号を取り込む)の出力信号を取り込む入力端
子。
第三に、信号U1を取り込む入力端子。
同時に、3つの入力端子を持つ乙のNANDゲートグー
の出力は、メモリセルMU、の入力端子および、終端メ
モリセルMjJ2内に位置するNANDゲート P’
(NANI)ゲートP′は、この外に2つの入力端子を
持っているがその1つはNANDゲートグーの出力端子
に接続されもう一方はNANnゲートR31の出力端子
に接続されている)の最初の入力端子に接続されている
。
の出力は、メモリセルMU、の入力端子および、終端メ
モリセルMjJ2内に位置するNANDゲート P’
(NANI)ゲートP′は、この外に2つの入力端子を
持っているがその1つはNANDゲートグーの出力端子
に接続されもう一方はNANnゲートR31の出力端子
に接続されている)の最初の入力端子に接続されている
。
このように、終端セルは、1つの補助メモリロ一端の場
合+f RS、 / RS2、下端の場合はRV、 /
RV2)を持ち、その出力R3,(またはRV、 )
は、レベル゛′1”で論理グー1−P、(またはp5)
をリセットシ、し・ペルOでゲート見(または司)をリ
セットする。これによって、標準化されたタロツクの符
号を3τの期間で入力クロック信号R(またはV)のデ
ユーティ比に関係なくセルMU、、(またばMDk−、
)に転送できる。
合+f RS、 / RS2、下端の場合はRV、 /
RV2)を持ち、その出力R3,(またはRV、 )
は、レベル゛′1”で論理グー1−P、(またはp5)
をリセットシ、し・ペルOでゲート見(または司)をリ
セットする。これによって、標準化されたタロツクの符
号を3τの期間で入力クロック信号R(またはV)のデ
ユーティ比に関係なくセルMU、、(またばMDk−、
)に転送できる。
第6図に、第2図に示す装置に関連する特殊なアナログ
加算回路を示すが、これによって本装置の性能特性を最
大限に発揮できる。
加算回路を示すが、これによって本装置の性能特性を最
大限に発揮できる。
第2図に示す装置は、その複数の段が極めて模式的に描
かれているが、互いに縦続接続され、さらに帰還ループ
されており、その個々が出力UまたはDをもつメモリセ
ルを表している。
かれているが、互いに縦続接続され、さらに帰還ループ
されており、その個々が出力UまたはDをもつメモリセ
ルを表している。
位相差をアナログの形式で表すには、次の演算を実行し
なくてはならない。
なくてはならない。
乙に要する論理信号の増幅率である。もし、単位利得を
もっ差動増幅器を使用して、【■oおよびDnの加算を
行うと、後者の飽和によって、検出器の段の番号にの値
が制限される。このに値を高くするには、利得を減少さ
せなくてはならない。しかし、利得が減少すると、それ
に比例して検波勾配も減少し、これがこのタイプの検出
器を使用する位相ロックループの性能を制限し、さらに
その動作も増幅器から出るノイズによって妨げられる。
もっ差動増幅器を使用して、【■oおよびDnの加算を
行うと、後者の飽和によって、検出器の段の番号にの値
が制限される。このに値を高くするには、利得を減少さ
せなくてはならない。しかし、利得が減少すると、それ
に比例して検波勾配も減少し、これがこのタイプの検出
器を使用する位相ロックループの性能を制限し、さらに
その動作も増幅器から出るノイズによって妨げられる。
本発明によれば、この1(値を上げるには、1つの演算
増幅器Aを加算器としてではなく積分器として使用すれ
ばよい。そうすることによって、出力U、Tl、の電流
加算が実行可能になり (というのは、〜20− 積分器のコンデンサをチャージアップするのは電流1.
−ml=の合計であるからであり、ここでR2は個々の
段の出力端子と演算増幅器Aのプラス/マイナスの入力
端子との間に挿入された抵抗を示す)、同時に、積分器
として搭載されている演算増幅器Aの出力を利用し、次
に、このループの電圧制御型発信器のコマンドを直接ド
ライブすることによってループ伝達関数H(P)を実行
可能にする。
増幅器Aを加算器としてではなく積分器として使用すれ
ばよい。そうすることによって、出力U、Tl、の電流
加算が実行可能になり (というのは、〜20− 積分器のコンデンサをチャージアップするのは電流1.
−ml=の合計であるからであり、ここでR2は個々の
段の出力端子と演算増幅器Aのプラス/マイナスの入力
端子との間に挿入された抵抗を示す)、同時に、積分器
として搭載されている演算増幅器Aの出力を利用し、次
に、このループの電圧制御型発信器のコマンドを直接ド
ライブすることによってループ伝達関数H(P)を実行
可能にする。
さらに、テコ−ディング回路も、ランク値k (> 1
)の段に利得値α(〉1)を割り当て、第7図(a)に
示すことによって作ることが可能である。第7図(b)
に示すように、対応する出力特性信号U、、=f(φ)
は、2つのことを表す。1つは、勾配kdは、時間間隔
−2πおよび+2πの間は変化しない。もう1つは、1
φ1〉2πの条件下では、その勾配の値はaを掛けたも
のになる。このタイプの検出器を備えた位相ループの動
的特性値がいかに増大するかは、以下に示す表を見れば
明らかであろう。この表を見れば、+2π(D、 P、
F、+2π)の時間間隔で作動する先行技術による位
相・振動数検出器を備えた位相ループの動的特性値と、
これにより大きい係数値αを持ち、±2(k+1)πの
時間間隔で作動する本発明による位相・振動数検出器を
備えた位相ループのダイナミック特性値も比較すること
が可能である。
)の段に利得値α(〉1)を割り当て、第7図(a)に
示すことによって作ることが可能である。第7図(b)
に示すように、対応する出力特性信号U、、=f(φ)
は、2つのことを表す。1つは、勾配kdは、時間間隔
−2πおよび+2πの間は変化しない。もう1つは、1
φ1〉2πの条件下では、その勾配の値はaを掛けたも
のになる。このタイプの検出器を備えた位相ループの動
的特性値がいかに増大するかは、以下に示す表を見れば
明らかであろう。この表を見れば、+2π(D、 P、
F、+2π)の時間間隔で作動する先行技術による位
相・振動数検出器を備えた位相ループの動的特性値と、
これにより大きい係数値αを持ち、±2(k+1)πの
時間間隔で作動する本発明による位相・振動数検出器を
備えた位相ループのダイナミック特性値も比較すること
が可能である。
固有角振動数W1.を待った位相ループのダイナミック
特性値の比較り、P、 F、±2π D、 P、 F
、±2 (k+1)π獲得バンド ω。
(1+にα)ω。
特性値の比較り、P、 F、±2π D、 P、 F
、±2 (k+1)π獲得バンド ω。
(1+にα)ω。
振動数勾配 ω’ (]+にα
)ω2゜振動数整合 ω′〔1+α(K−1/2
)]ω′0n/2 本発明は、本発明による位相・振動数検出器を内蔵した
位相ループロック検出回路にも関わる。
)ω2゜振動数整合 ω′〔1+α(K−1/2
)]ω′0n/2 本発明は、本発明による位相・振動数検出器を内蔵した
位相ループロック検出回路にも関わる。
というのは、このタイプのループがロックされる瞬間を
知ることが、例えばこれと同じ瞬間に他の装置を制御す
るために、必要となるかも知れないからである。
知ることが、例えばこれと同じ瞬間に他の装置を制御す
るために、必要となるかも知れないからである。
この目的のために、先行技術には第8図(a)に示すよ
うな方式がいくつか既に考案されている。第8図(a)
ニ示す方式は信号RおよびVのeにclusive−O
R(排他的論理和)ゲートを作り、第8図(b)のタイ
ムチャートに示すような信号Sを形成し、この信号Sを
さらにフィルタリングして、同じ第8図(b)に示す信
号V、(φ)を形成し、v。より低い閾値と比較するこ
とによって、同じ第8図(b)に示す信号Bを形成する
。
うな方式がいくつか既に考案されている。第8図(a)
ニ示す方式は信号RおよびVのeにclusive−O
R(排他的論理和)ゲートを作り、第8図(b)のタイ
ムチャートに示すような信号Sを形成し、この信号Sを
さらにフィルタリングして、同じ第8図(b)に示す信
号V、(φ)を形成し、v。より低い閾値と比較するこ
とによって、同じ第8図(b)に示す信号Bを形成する
。
これらの図を見て分かることは、このタイプの回路では
、ループがロックされる瞬間(すなわち、φが0になる
瞬間)を正確に知ることができない。
、ループがロックされる瞬間(すなわち、φが0になる
瞬間)を正確に知ることができない。
なぜなら、信号V、(φ)は、φが2πの倍数になる場
合には全て相殺されてしまうからである。
合には全て相殺されてしまうからである。
第9図(,1に示すように、本発明による位相・振動数
検出器の2つの中間メモリセルMUnおよびMDOのそ
れぞれの同相の出力U。およびり。が入力されているe
xclusive−OR(排他的論理和)回路OEによ
って、乙のタイプのあいまいさは消滅する。なぜなら1
φ1〉2πの区間においては、これら2つの出力は論理
レベルが逆相になるからである。乙のことは、第9図(
b)に現われている。第9図(b)には信号V、(φ)
およびB(φ)が示されているが、信号v、(φ)は、
フィル夕回路R−Cの出力として得られ(このフィルタ
回路はさらに、出力U。およびり。の期間でで周期の短
い角振動数をフィルタリングする)、一方、信号B(φ
)はコンパレータの出力として得られる。さらに、閾値
信号は、このexclusive−ORゲートの補数出
力信号qに等しい信号Qをフィルタリングする乙とによ
って形成される。
検出器の2つの中間メモリセルMUnおよびMDOのそ
れぞれの同相の出力U。およびり。が入力されているe
xclusive−OR(排他的論理和)回路OEによ
って、乙のタイプのあいまいさは消滅する。なぜなら1
φ1〉2πの区間においては、これら2つの出力は論理
レベルが逆相になるからである。乙のことは、第9図(
b)に現われている。第9図(b)には信号V、(φ)
およびB(φ)が示されているが、信号v、(φ)は、
フィル夕回路R−Cの出力として得られ(このフィルタ
回路はさらに、出力U。およびり。の期間でで周期の短
い角振動数をフィルタリングする)、一方、信号B(φ
)はコンパレータの出力として得られる。さらに、閾値
信号は、このexclusive−ORゲートの補数出
力信号qに等しい信号Qをフィルタリングする乙とによ
って形成される。
上記の説明および操作は、NANDゲートによって形成
される、本発明の目的とする回路を示す第2図の回路図
に関わる。同様の回路図は、第10図に示すようにNO
Rゲートを用いても得られる。動作原理は同じである。
される、本発明の目的とする回路を示す第2図の回路図
に関わる。同様の回路図は、第10図に示すようにNO
Rゲートを用いても得られる。動作原理は同じである。
両者のちがいは次の2つの点にある。1つは、後者の場
合の装置りよりロック信号Rおよび■の立ち上が塾でト
リガがかかり、降下では無反応である。第二は、出力り
あるいはUは、NANDゲートを用いた先の回路図の同
じ出力の補数論理レベルとなっている。
合の装置りよりロック信号Rおよび■の立ち上が塾でト
リガがかかり、降下では無反応である。第二は、出力り
あるいはUは、NANDゲートを用いた先の回路図の同
じ出力の補数論理レベルとなっている。
第1図は従来の技術の説明図、第2図は、関連している
デコーディング・フィルタリング回路を除いた、本発明
による位相周波数検出器の実施様態の略図である。 第3図は、フィルタリング後の、本発明による位相周波
数検出器から出力される特性信号V、=f(φ)の波形
を示す。 第4図(a)、 (b)、 (e)、 (d)および(
e)は、第2図に示す回路の動作を示すタイムチャート
である。 第5図も同様に、第2図に示す回路の動作を示ずタイム
チャートである。 第6図は、第2図の回路と関連し、さらに、この回路を
その最高の性能まで使用する乙とを可能にする特殊なデ
コーディング・フィルタリング回路を示す。 第7図(、)は、本発明による検出器を使用する位相ロ
ックループの動的性能の向上に役立つ、もう一つのデコ
ーディング回路を示す。 第7図(b)は、このタイプのデコーディング回路によ
って得られる、特性信号V、−1(φ)の波形を示す。 第8図(&)(よ、先行技術による位相ループロック検
出器回路の回路図を示す。 第8図(b)は、第7図(、)の回路の動作に関わるタ
イムチャートである。 第9図b)は、本発明による位相周波数検出器に関連す
る、特殊な位相ループロック検出器回路の回路図である
。 第9図(b)は、第8図(、)の回路の動作に関わるタ
イムチャートである。 第10図は、本発明による検出器の実施様態の代替例を
示す。
デコーディング・フィルタリング回路を除いた、本発明
による位相周波数検出器の実施様態の略図である。 第3図は、フィルタリング後の、本発明による位相周波
数検出器から出力される特性信号V、=f(φ)の波形
を示す。 第4図(a)、 (b)、 (e)、 (d)および(
e)は、第2図に示す回路の動作を示すタイムチャート
である。 第5図も同様に、第2図に示す回路の動作を示ずタイム
チャートである。 第6図は、第2図の回路と関連し、さらに、この回路を
その最高の性能まで使用する乙とを可能にする特殊なデ
コーディング・フィルタリング回路を示す。 第7図(、)は、本発明による検出器を使用する位相ロ
ックループの動的性能の向上に役立つ、もう一つのデコ
ーディング回路を示す。 第7図(b)は、このタイプのデコーディング回路によ
って得られる、特性信号V、−1(φ)の波形を示す。 第8図(&)(よ、先行技術による位相ループロック検
出器回路の回路図を示す。 第8図(b)は、第7図(、)の回路の動作に関わるタ
イムチャートである。 第9図b)は、本発明による位相周波数検出器に関連す
る、特殊な位相ループロック検出器回路の回路図である
。 第9図(b)は、第8図(、)の回路の動作に関わるタ
イムチャートである。 第10図は、本発明による検出器の実施様態の代替例を
示す。
Claims (11)
- (1)2つの論理入力信号RおよびVを受け入れ、(2
K+2)個のメモリセル(MU_KからMU_Oおよび
MD_OからMD_K)1セットを含み、これらメモリ
セルが、2つに分れて(2K−1)個のコントロールセ
ル(CUD_O、CU_O_1からCU_K_−_1_
,_K及びCD_O1からCD_K_−_1_,_K)
によってカスケード接続およびリンクされ、これらコン
トロールセルは第一に、終端に位置する2つのメモリセ
ル(MU_KおよびMD_K)からの情報を、これらに
各々印加されている信号RおよびVの状態変化を含めて
、各々の指示によってメモリセルMU_nまたはMD_
n(信号Rが、信号Vより進んでいるかまたは遅れてい
るかによってそのいずれかになる)まで転送可能であり
、このようにして選ばれたメモリセルは、(2n−1)
n<|Δφ|<2nNの時、信号R、V間の瞬間的な位
相の差Δφに比例したデューティ比の矩形波を送出し、
第二に信号Rが信号Vより進んでいるかまたは遅れてい
るかによって、メモリセルグループMU_n_+_1か
らMU_KおよびMD_OからMD_Kを初期論理状態
に、さらにMU_OからMU_n_−_1を逆の論理状
態に維持するかまたは、もう1つのメモリセルグループ
MD_n_+_1からMD_KおよびMU_OからMU
_Kを初期状態に、さらにMD_OからMD_n_−_
1を逆の論理状態に維持することを特徴とする位相及び
周波数検出器。 - (2)メモリセルが“RS”タイプの論理フリップフロ
ップ回路からなることを特徴とする、特許請求の範囲第
1項に記載の検出器。 - (3)コントロールセルがNANDタイプの論理ゲート
からなることを特徴とする、特許請求の範囲第1項また
は第2項に記載の検出器。 - (4)コントロールセルがNORタイプの論理ゲートか
らなることを特徴とする、特許請求の範囲第1項または
第2項に記載の検出器。 - (5)中央コントロールセルを形成する論理ゲートの入
力端子が、このセルの両側に位置するメモリセルの同相
の出力端子にリンクされていることを特徴とする、特許
請求の範囲第3項または第4項に記載の検出器。 - (6)中央コントロールセルを形成する論理ゲートの入
力端子が、このセルの両側に位置するメモリセルの補数
型出力端子に接続されていることを特徴とする、特許請
求の範囲第3項または第4項に記載の検出器。 - (7)終端メモリセルおよびコントロールセルがさらに
、信号RおよびVの矩形波を周期の短い角振動数に変換
する手段を形成することを特徴とする、特許請求の範囲
第1項から第6項のいずれかに記載の検出器。 - (8)各々のメモリセルの出力が電流加算されることを
特徴とする、特許請求の範囲第1項から第7項のいずれ
かに記載の検出器。 - (9)各々のメモリセルの出力が、ランク値Kが1より
大きい段の重みと電流加算されることを特徴とする、特
許請求の範囲第1項から第7項のいずれかに記載の検出
器。 - (10)特許請求の範囲第1項から第9項のいずれかに
記載の位相・振動数検出器を使用することを特徴とする
位相ロックループ。 - (11)特許請求の範囲第1項から第9項のいずれかに
記載の位相・振動数検出器を使用し、本ループのロッキ
ングを検出する回路を含み、この回路が中間メモリセル
の出力端子に接続されている排他的論理和回路を含むこ
とを特徴とする位相ロックループ。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR8606860 | 1986-05-13 | ||
FR8606860A FR2598869B1 (fr) | 1986-05-13 | 1986-05-13 | Detecteur de phase et de frequence, et son utilisation dans une boucle a verrouillage de phase |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62272716A true JPS62272716A (ja) | 1987-11-26 |
Family
ID=9335175
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62114902A Pending JPS62272716A (ja) | 1986-05-13 | 1987-05-13 | 位相及び周波数検出器 |
Country Status (5)
Country | Link |
---|---|
US (1) | US4792767A (ja) |
EP (1) | EP0246135B1 (ja) |
JP (1) | JPS62272716A (ja) |
DE (1) | DE3776192D1 (ja) |
FR (1) | FR2598869B1 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB2202398A (en) * | 1987-03-18 | 1988-09-21 | Marconi Instruments Ltd | Phase comparator |
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FR2639164B1 (fr) * | 1988-11-15 | 1994-07-22 | Thomson Csf | Detecteurs de phase et de frequence a dynamique etendue et faible bruit |
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