JPS62272716A - 位相及び周波数検出器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 （発明の分腎） 本発明は、振動数合成一般、特に振動数発生回路１ノー
ダに使用可能な位相・振動数検出器に関する。

（先行技術の説明） 一般の振動数検出器および全ての位相ロックループにお
いて、位相や振動数の異常を検波する工し・、メントは
論理回路である。現在の技術水準では、イζｌ相・振動
数検出器は全て、リファレンスＭｅ　４３４４（ＴＴＬ
　ｔｅｃｈｎｏｌｏｇｙ）またはＭＣ１２０４０（ＥＣ
Ｌ　ｔｅｃｈｎｏｌｏｇｙ　ｆｒｏｍＭ０ＴＯＲＯＬ人
）更（こまｔ：はＮＡＴＴＯＮ人Ｌ　５ＥＮＴ−ＣＯＮ
ＤｔＪＣＴＯＲの５４．１（Ｃ４０４６（ＣＭＯＳ　ｏ
ｒ　Ｉ（ＣＭｎＳ　ｔｅｃｈｎｏｌｏｇｙ）のｒ４ｉに
見られるタイプのものである。

これら検出器の動作原理は全て同一でありさらに、第１
図から分かるように同一のシーケンス図をもつ。第１図
には、論理回路から出力された論理信号をデコーディン
グ、フィルタリングして得られるアナログ信号Ｖｓ＝　
ｆ（φ）が示されている。

検出器の入力信号ＲおよびＶの相対的な位相のずれが一
２πから＋２πの範囲にあれば、この位相特性Ｖｓ＝ｆ
ｌφ）は、−ｖ。から＋Ｖｏまでの範囲で直線をたどる
。

もし、この相対的な位相のずれが２πより大きければ、
このタイプの検出器を使用している位相ロックループは
破壊される。しかしながら、それでもなおかつ検出器は
、入力振動数の差ＦＲ−ＦＶに等しい振動数でのこぎり
両信号を与えている。ループフィルタによるこの差の平
均値は、周波数の一ブば、′Ｊ：Ｊ配ｄＦ／ｄｔ−薯「
に倣！Ｉ！ｌＪ数楚せざτし、ここ＝４＝ て、ω１．は固有鎖錠角振動数である。

このタイプの検出器を使用し、固有角振動数ω。

および遮断角振動数ω。を持つ位相ループにおいて、も
ｊ７基準振動数（Ｒ１をパΔＦ　Ｉ＋きざみて変化させ
ると、このループはその獲得バンドω−こ等しい範囲で
同位相にロックされたままであり、もしΔＦ〉ω０てあ
れば、このループは、最大ＦＲ−ω。の振動数ｔ、Ｊ２
（最大値ではループは位相ロックさオ］る）に等しい勾
配に振動数整合される。（７たがって、振動数整合時間
の合計は、ω、およびω。が小さい（実際、しばしばこ
のようになる）はど大きくなるが、その原因は特に、ル
ープのバンド（帯域）ω、がかなり制限されるスペクト
ラムの純粋さにある。

もし入力振動数が、上記のように段階的にではなく直線
的に変化すると、位相ロックされたままでループがたど
り得る勾配の最大値はｄＦ／ｄｔ□８ｘ−ω。ｔとなろ
。

（発明の要約） 本発明の目的である位相・振動数検出器を使用すれば、
デコーディングおよびフィルタリングを（７た後に、＋
２πてはなく＋２（ｋ＋１）πの範囲の入力差動位相を
持つ線形電圧を発生させることができるが、ここてｋは
、所与技術の振動数性能をなんら犠牲にすることなく、
できる限り大きくすることができる。

このタイプの検出器によれば、位相誤差は＋２πてはな
く＋２（ｋ＋１）πの範囲であるから、位相ロツ〜ルー
プは、振動数レベル（ｋ＋］）ω。において同位相にロ
ックされｔこままであり、まｔこ、もし振動数レベルΔ
Ｆが（ｋ＋１）ω。より大きい場合には、振動数整合の
勾配は、ロックインのバスバンドを変化させるととくに
、位相ループを、振動数レベルΔＦで同位相ΔＦ にロックしたままにするには、係数ｋをｋ　）　−−１
ω。

を満足するような値に設定するｔ！けて充分であること
がわかる。

同様に、ループが同位相にロックされたままでサポート
できる勾配の最大値は、ｄＦ／ｄｔ、、、う−（ｋ＋１
）ω。？である。

更に、も（７位相ループのバスバンドがかなり低い場合
は、ランクＫが１より大きい段の出力に対し、こオ］ま
ｔこ１より大きい利得αを割り当てることが可能であり
、これによって動作範囲はさらに広がる。

本発明の目的である検出器をこのように使用ずＡ］ば、
靴音特性および入力振動数特性をさほど犠牲にする乙と
なく、ローパスバンド位相ループにきわめて大きい徹捷
さを付与することができる。

アナログデコーディング方式を適当に選択すれば、この
タイプの検出器は、そのダイナミック特性値に極めて高
い係数をｔ↑）ける乙とによって、現存するいかなる位
相グループに対しても適用可能である。

本発明によれば、位相・振動数検出器は、２つの論理入
力信号ＲおよびＶを受け入れて、（２Ｋ＋２）個のメモ
リセル（ＭＵＫからＭＵ、およびＭＤＯからＭＤＫ）１
ヒツ１へから事実上構成されるが、これらメモリセルは
、２つに分けて（２ｂ−１）個のコントロールセル（Ｃ
ＩＩｎｏ、　ＣＵｏ、からＣ１＋、、、にならびにＣＤ
Ｏ１からＣＤＫ−Ｄ、、１．）にカスケード接続及びリ
ンクされているが、これらコントロールセルは、第一に
、終端に位置する２つのメモリセル（ＭＵｋおよびＭＤ
Ｋ）からの情報を、これらに各々印加されている信号Ｒ
およびＶの状態変化に含めて、各々の指示に」：ってメ
モリセルＭＵ。またはＭＤＫ　（信号Ｒが、信号Ｖより
進んでいるかまたは遅れているかによってそのどちらか
になる）まで転送可能であり、乙のようにして選ばれた
メモリセルは、（２π−１）ｎ＜ｌΔφ１〈２ｎπの時
、信号Ｒ，Ｖ間の瞬間的な位相のずれΔφに比例しなデ
ユーティ比の矩形波を送出する。第二にこれらコントロ
ールセルは、メモリセルグループＭＵ、＋。

からＭＵｋを初期論理状態に、さらにＭ　ＵｏからＭＵ
ｎ、を逆の論理状態に維持するか又は、もう１つのメモ
リセルグループＭＤＫ、＋１からＭＤＫおよびＭＵｎか
らＭＴＩ。

を初期状態に、さらにＭＤＯからＭＤＯ−８を逆の論理
状態に維持するが、どちらのメモリセルグループを選択
するかは、信号Ｒが信号Ｖより進んでいるかまたは遅れ
ているかによって決まる。

（実施例） ８一 本発明の目的である位相・振動数検出器が、第２図に示
さ第１ている。この回路装置を使えば、＋２（Ｋ＋１）
πの範囲（例えば、Ｋ−２）の入力信号の差動位相を持
つ線形電圧１／ｓを、デコーディングおよびフィルタリ
ング１ツた後て、発生させる乙とが可能である。

この装置は、（２Ｋ＋１）個（この例では５個）のコン
ｌ、ロールセルＣＵ、２．　ＣＵｏ、　、　ＣＵＤｏ、
　ＣＤ。、お３１び（：Ｄｏ２Ｋ、１って、２つのグル
ープに分けて接続されている（２Ｋ＋２）ｉ　（この例
では６個）のメモリセルＭｔＩ２゜Ｍ［Ｉ、、　ＭＵ。

、　！１ｌＩｌｏ、　ＭＤＫおよびＭＤ２をカスケード
設定したものからなっている。両終端のメモリセルＭＵ
２お、ｌびＭＩ１２は、デジタル入力信号Ｒおよび■を
各々取り込む。乙の装置は、信号Ｒが、信号Ｖに対する
イ）′ｆ相において進んでいるか遅れているかによって
アナログ機能の役割をする対称的な２つの部分に分解で
きろ。これらの対称的な２つの部分は、各々ＵおよびＤ
という参照文字を持つ（Ｋ＋１）個のメモリセルおよび
に個のコントロールセルからなり、中央に位置するコン
トロールセルＣＩＪ　Ｄｏによって互いに接続されてい
る。

個々のメモリセルは、論理信号ＩＪｏを出力するグーｌ
−ＰおＪ：び付加信号四を出力するゲートＰ′をそなえ
ている。例えばメモリセルＭＵｎについてのＰおよびＰ
′のような、帰還ループ型のＮＡＮＤ論理ゲート２つを
もつＲＳ　（Ｒｅｓｅｔ、５ｅｔ）タイプの論理フリッ
プフロップから成る。

コントロールセルは、３つのタイプに分かれる。

中央のコントロールセルＣＵｌ’ｌｏ、　２つの終端コ
ントロールセルＣＵ、２およびＣＤ１２（この例では、
ｋ＝２の場合を示す）ならびに中間のコントロールセル
（ここで考察されている例では、ＣＵｏｌおよびＣＤｏ
ｌの２つ）である。

中間コントロールセルは、１つのＮＡＮＤ型論理ゲート
からなり、第一に（終端素子から中央に情報を転送する
方向から見て）上流の、メモリセルから補数信号を取入
れ、第二に、（同じ方向から見て）下流のメモリセルか
ら非補数信号を取り込む。

個々のメモリセルには、２つの入力信号ＲおよびＳが入
力されるので、このメモリセルのＮＡＮＤゲートば、さ
らに、次段のメモリセルの入力信号Ｒおよび上段のメモ
リセルの入力信号Ｓに接続されている。このようにして
、とのＮＡＮＴ）ゲートの出力の状態が変化する条件が
そろった時に、−Ｌ段のメモリセルの情報を次段の、メ
モリセルに転送し、同時にこの−に段のメモリセルば初
期状態にリセットされ、そしてこの状態変化の原因とな
っｔコ情報ｔ！けを転送する。

これから分かるように、中間コントロールセルＣ１ｌ。

、は、１つのＮＡＮＤゲートグーからなり、とのグー１
−は最初に信号訊を取り込み、次に信号Ｕ。を受け入れ
るが、その出力は、次段のメモリセルＭＵｎに１１人力
信号Ｒとして、上段のメモリセルＭＵ、には入力信号Ｓ
として印加される。

中央コント田−ルＣｔｌＤは、１つのＮＡＮＤゲートグ
ーからなり、このゲートは最初に信号用、次ニ信号可を
取り込むが、その出力は、メモリセル１ＩＩＩ′ｌｏに
ｌま入力信号Ｒとして、メモリセル１ＩＩＵ０には入力
信号Ｓとして印加されろ。これから分かるように、この
ＮへＮＤグートＰ３の状態を変化させる条件がそろった
時に、中間に位置する１つの、メモリセル（ＭＵｎまｔ
こはＭＤＯ）に蓄えられている情報は他方のメモリセル
に送られ、同時にこの最初の中間、メモリセルはその初
期状態にリセットされ、これ（こまって、この状態変化
の原因となった情報を単に転送することになる。

「およびＵのような互いに補い合う２つの補数信号が、
ＣＵｏ、のような中間コントロールセルに入力として印
加されるメカニズムにより、このような中間コントロー
ルセルによって互いに接続さね、さらにこれを中継して
１つの、メモリセルから次段のメモリセルに転送さオ］
る情報は１つの状態しかないということになり、そして
乙の状態が、この情報を表す。

これと対照的に、勇および可のような同相の論理１ノベ
ルを持つ信号が、中央コントロールセルの入力として印
加されるというメカニズムにより、中央メモリセルＭＵ
ｎまたはＭＤＯのうちの１つ（第一セルとする）からも
う片方の中央メモリセル（第二セルとする）に、すなわ
ちタイムチャート中の一方の部分（信号Ｒの立ち上がり
）からもう一方の部分（信号Ｖの立ち上がり）までの間
にこれら２つのメモリセルを互いに接続する中央コント
ロールセルによって、転送される情報の状態は２種類存
在する乙とになる。このように異なる２つの状態が存在
することは、最初の中間メモリセルの状態が変化するた
めの必須条件であり　（なぜならば、２つの組み合わさ
れた入力信号の内、位相が進んでいる方の信号の立ち上
がりからもう一方の信号の立ち上がりまでの期間に情報
が転送されるので）、そしてこのように最初の中央メモ
リセルの状態が変化すると次に２番目の中央メモリセル
の状態が変化する（なぜならば、これら２つの入力信号
の内、位相が遅れている方の信号の立ち上がりからもう
一方の信号の立ち上がりまでの期間に情報が転送される
から）。この最初の中央メモリセルから情報が出力され
ると、入力信号Ｒおよび７間の位相差△φに比例したデ
ユーティ比を持つ矩形波が複数、出力される。

しかしこれは、この位相差Δφが、０から２πの範囲に
存在する場合にのみ成り立つ。

なぜなら、もし信号ＲおよびＶの周波数がたがいに異な
り、さらにこれらの位相の差が２πより大きい場合、こ
の装置は先のサイクルと同じように作動し始め、更にこ
の位相差はこれら２つの信号の１つのエツジからもう一
方のエツジまで徐々に変化するので、例えば信号ＶがＲ
より位相が進んでいると仮定すると、信号Ｖの立ち上が
りが２つ連続する間の期間には、信号Ｒの立ち上がりに
よる動作はなにも存在しないことになる。このことは信
号■の２番目の立ち上がりのエツジで、中央コントロー
ルの２つの入力の内１つは既に最初の立ち上がりのエツ
ジでその状態が変化しているから、信号Ｖば１つの中間
コントロールセルのように動作する。そして次には、コ
ントロールセルｃｎｏ。

が中央コントロールセルのように動作する。そしてこの
時点においては、信号ＲおよびＶの間の瞬間的な位相差
Δφに比例するデユーティ比をもつ矩形波を複数個出力
するのは、もはやメモリセルＭＤＯではなく、メモリセ
ルＭＤＫであり、さらにこの瞬間的な位相差が進むにつ
れ、それ以降のメモリセノしになる。

信号Ｒおよび７間の位相差が、２πから（２ｎ＋１）π
の範囲にあると仮定すると、この位相差の瞬時値△φに
比例するデユーティ比を持つ矩形波を複数個出力する最
後のメモリセルは、（ここでも信号Ｖは、信号Ｒよりも
位相が進んでいると仮定する）ヒルＭＤｎになる。セル
Ｍｌ′ｉｏからＭＤＫ　、は、初期状態にまだリセット
されていないので、その出力り。からＤｎ−１の論理レ
ベルは、セルＭＵｎからＭｊ＋、の出力ｊｌ。

から１１．の論理レベルにたいしてのみならず、セルＭ
ＤＫ、ヤ、かうＭＤＫの出力り。＋１からり、の論理レ
ベルに対しても逆の関係にある。一方、セルＭＤＯばそ
の出力Ｄｏとして、すでに述べたように、信号Ｒおよび
７間の瞬間的位相差△φを表す矩形波を出している。

従って、これら２つの信号を、それぞれのメモリセルの
出力時にアナログ加算し、さらにフィルタリングするこ
とによって、第３図に示すような特性信号Ｖｓ＝　ｆ（
φ）すなわち−２（ｋ＋１）πから＋２（ｋ＋１）πの
範囲て直線をなずという固有の特性を示す特性信号、が
得られろ。

第１図に示すような本発明による検出器の機能は第４図
（ａ）、　（ｂ）、　（ｅ）および（ｅ）のタイムチャ
ートに現れているが、ここでこれら４つのタイムチャー
トは、代表的なデユーティ比の値を△φとして、さらに
出力り。、　Ｕｏ、　Ｕ、およびＵ２Ｋよってそれぞれ
得られる矩形波−２πくΔφ（０，０（Δφ〈２π、　
２πくΔφく４π、およびΔφ〉４πに各々対応してい
る。

これら゛１１間的″なタイムチャートと異なり、第４図
（ｅ）に示すタイムチャートは、Δφが−４１から０の
範囲で直線的に変化するいろいろな信号の発生を示す。

第５図は、信号Ｒおよび■の矩形波のみのタイムチャー
トであるが、各論理ゲートの走行時間τを考慮に入れで
あるので、゛延長′″させたものとなっている。

このタイムチャートは、したがって、第１図のタイムチ
ャートに示す論理ゲートの１つ１つの出力を表している
ので、それ以前の図と比較してより完全なものとなって
いる。

本装置の初期条件、すなわち第５図に示す各々の時点に
おける論理的初期状態は、第２図の回路図に示されてい
る。ここで分かることは、ＮＡＮＩＩゲ−１−Ｐ３（中
央コントロールセル）の２つの入力端子に印加さねる初
期状態は００であり、一方その他の全てのコンｌ−ロー
ルセルの入力端子には、初期状態として０１が印加され
るが、ここでレベル０は、２つの入力端子の内、情報を
それが伝播する方向に取り込む乙とができろ方の入力端
子に、すなわち第２図の回路図中で」二の方に位置する
もの（ζついては上の方の入力端子に、そして下の方に
位置するものについては下の方の入力端子に印加されろ
。

さらに、終端コントロールセルについては、より詳細に
説明する。これら２つのコントロールセルは、２つの機
能を持つ。１つは、既に述べたように、中間コントロー
ルセルの機能と同一の機能であり、もう１つは論理入力
信号ＲおよびＶを形成する機能である。

これらの信号ＲおよびＶには、いかなるデユーティ比も
設定することができる。さらに、第２図に示す回路を通
して転送される角振動数の周期は極めて短かくなければ
ならない。

これらの終端コントロールセルを使用して、信号Ｒおよ
びＶからこのタイプの角振動数を作る乙とができる。

これらから分かるように、セルＣＵ１２ば、１つのＮＡ
ＮＩ）ゲートＰ、および次の３つの入力端子から成る。

第一に、終端メモリセルＭＵ２中に位置し、それ自身信
号【■２およびＲを取り込むＮ人ＮＤグートＰ。の出力
信号を取り込む入力端子。

第二に、２つのＮＡＮＤゲー）グー、およびＲＳ２がら
形成される”Ｒ３”型フリップフロップ（これ（ま、自
身がＮＡＮＤゲートグーの出力信号をその１番目の入力
端子に取り込み、第二の入力端子にはＮＡＮＤゲートグ
ーの出力信号を取り込む）の出力信号を取り込む入力端
子。

第三に、信号Ｕ１を取り込む入力端子。

同時に、３つの入力端子を持つ乙のＮＡＮＤゲートグー
の出力は、メモリセルＭＵ、の入力端子および、終端メ
モリセルＭｊＪ２内に位置するＮＡＮＤゲート　Ｐ’　
（ＮＡＮＩ）ゲートＰ′は、この外に２つの入力端子を
持っているがその１つはＮＡＮＤゲートグーの出力端子
に接続されもう一方はＮＡＮｎゲートＲ３１の出力端子
に接続されている）の最初の入力端子に接続されている
。

このように、終端セルは、１つの補助メモリロ一端の場
合＋ｆ　ＲＳ、　／　ＲＳ２、下端の場合はＲＶ、　／
　ＲＶ２）を持ち、その出力Ｒ３，（またはＲＶ、　）
は、レベル゛′１”で論理グー１−Ｐ、（またはｐ５）
をリセットシ、し・ペルＯでゲート見（または司）をリ
セットする。これによって、標準化されたタロツクの符
号を３τの期間で入力クロック信号Ｒ（またはＶ）のデ
ユーティ比に関係なくセルＭＵ、、（またばＭＤｋ−、
）に転送できる。

第６図に、第２図に示す装置に関連する特殊なアナログ
加算回路を示すが、これによって本装置の性能特性を最
大限に発揮できる。

第２図に示す装置は、その複数の段が極めて模式的に描
かれているが、互いに縦続接続され、さらに帰還ループ
されており、その個々が出力ＵまたはＤをもつメモリセ
ルを表している。

位相差をアナログの形式で表すには、次の演算を実行し
なくてはならない。

乙に要する論理信号の増幅率である。もし、単位利得を
もっ差動増幅器を使用して、【■ｏおよびＤｎの加算を
行うと、後者の飽和によって、検出器の段の番号にの値
が制限される。このに値を高くするには、利得を減少さ
せなくてはならない。しかし、利得が減少すると、それ
に比例して検波勾配も減少し、これがこのタイプの検出
器を使用する位相ロックループの性能を制限し、さらに
その動作も増幅器から出るノイズによって妨げられる。

本発明によれば、この１（値を上げるには、１つの演算
増幅器Ａを加算器としてではなく積分器として使用すれ
ばよい。そうすることによって、出力Ｕ、Ｔｌ、の電流
加算が実行可能になり　（というのは、〜２０− 積分器のコンデンサをチャージアップするのは電流１．
−ｍｌ＝の合計であるからであり、ここでＲ２は個々の
段の出力端子と演算増幅器Ａのプラス／マイナスの入力
端子との間に挿入された抵抗を示す）、同時に、積分器
として搭載されている演算増幅器Ａの出力を利用し、次
に、このループの電圧制御型発信器のコマンドを直接ド
ライブすることによってループ伝達関数Ｈ（Ｐ）を実行
可能にする。

さらに、テコ−ディング回路も、ランク値ｋ　（＞　１
）の段に利得値α（〉１）を割り当て、第７図（ａ）に
示すことによって作ることが可能である。第７図（ｂ）
に示すように、対応する出力特性信号Ｕ、、＝ｆ（φ）
は、２つのことを表す。１つは、勾配ｋｄは、時間間隔
−２πおよび＋２πの間は変化しない。もう１つは、１
φ１〉２πの条件下では、その勾配の値はａを掛けたも
のになる。このタイプの検出器を備えた位相ループの動
的特性値がいかに増大するかは、以下に示す表を見れば
明らかであろう。この表を見れば、＋２π（Ｄ、　Ｐ、
　Ｆ、＋２π）の時間間隔で作動する先行技術による位
相・振動数検出器を備えた位相ループの動的特性値と、
これにより大きい係数値αを持ち、±２（ｋ＋１）πの
時間間隔で作動する本発明による位相・振動数検出器を
備えた位相ループのダイナミック特性値も比較すること
が可能である。

固有角振動数Ｗ１．を待った位相ループのダイナミック
特性値の比較り、Ｐ、　Ｆ、±２π　　Ｄ、　Ｐ、　Ｆ
、±２　（ｋ＋１）π獲得バンド　　　　ω。　　　　
　　　（１＋にα）ω。

振動数勾配　　　　ω’　　　　　　　　　（］＋にα
）ω２゜振動数整合　　　　ω′〔１＋α（Ｋ−１／２
）］ω′０ｎ／２ 本発明は、本発明による位相・振動数検出器を内蔵した
位相ループロック検出回路にも関わる。

というのは、このタイプのループがロックされる瞬間を
知ることが、例えばこれと同じ瞬間に他の装置を制御す
るために、必要となるかも知れないからである。

この目的のために、先行技術には第８図（ａ）に示すよ
うな方式がいくつか既に考案されている。第８図（ａ）
ニ示す方式は信号ＲおよびＶのｅにｃｌｕｓｉｖｅ−Ｏ
Ｒ（排他的論理和）ゲートを作り、第８図（ｂ）のタイ
ムチャートに示すような信号Ｓを形成し、この信号Ｓを
さらにフィルタリングして、同じ第８図（ｂ）に示す信
号Ｖ、（φ）を形成し、ｖ。より低い閾値と比較するこ
とによって、同じ第８図（ｂ）に示す信号Ｂを形成する
。

これらの図を見て分かることは、このタイプの回路では
、ループがロックされる瞬間（すなわち、φが０になる
瞬間）を正確に知ることができない。

なぜなら、信号Ｖ、（φ）は、φが２πの倍数になる場
合には全て相殺されてしまうからである。

第９図（，１に示すように、本発明による位相・振動数
検出器の２つの中間メモリセルＭＵｎおよびＭＤＯのそ
れぞれの同相の出力Ｕ。およびり。が入力されているｅ
ｘｃｌｕｓｉｖｅ−ＯＲ（排他的論理和）回路ＯＥによ
って、乙のタイプのあいまいさは消滅する。なぜなら１
φ１〉２πの区間においては、これら２つの出力は論理
レベルが逆相になるからである。乙のことは、第９図（
ｂ）に現われている。第９図（ｂ）には信号Ｖ、（φ）
およびＢ（φ）が示されているが、信号ｖ、（φ）は、
フィル夕回路Ｒ−Ｃの出力として得られ（このフィルタ
回路はさらに、出力Ｕ。およびり。の期間でで周期の短
い角振動数をフィルタリングする）、一方、信号Ｂ（φ
）はコンパレータの出力として得られる。さらに、閾値
信号は、このｅｘｃｌｕｓｉｖｅ−ＯＲゲートの補数出
力信号ｑに等しい信号Ｑをフィルタリングする乙とによ
って形成される。

上記の説明および操作は、ＮＡＮＤゲートによって形成
される、本発明の目的とする回路を示す第２図の回路図
に関わる。同様の回路図は、第１０図に示すようにＮＯ
Ｒゲートを用いても得られる。動作原理は同じである。

両者のちがいは次の２つの点にある。１つは、後者の場
合の装置りよりロック信号Ｒおよび■の立ち上が塾でト
リガがかかり、降下では無反応である。第二は、出力り
あるいはＵは、ＮＡＮＤゲートを用いた先の回路図の同
じ出力の補数論理レベルとなっている。

【図面の簡単な説明】

第１図は従来の技術の説明図、第２図は、関連している
デコーディング・フィルタリング回路を除いた、本発明
による位相周波数検出器の実施様態の略図である。 第３図は、フィルタリング後の、本発明による位相周波
数検出器から出力される特性信号Ｖ、＝ｆ（φ）の波形
を示す。 第４図（ａ）、　（ｂ）、　（ｅ）、　（ｄ）および（
ｅ）は、第２図に示す回路の動作を示すタイムチャート
である。 第５図も同様に、第２図に示す回路の動作を示ずタイム
チャートである。 第６図は、第２図の回路と関連し、さらに、この回路を
その最高の性能まで使用する乙とを可能にする特殊なデ
コーディング・フィルタリング回路を示す。 第７図（、）は、本発明による検出器を使用する位相ロ
ックループの動的性能の向上に役立つ、もう一つのデコ
ーディング回路を示す。 第７図（ｂ）は、このタイプのデコーディング回路によ
って得られる、特性信号Ｖ、−１（φ）の波形を示す。 第８図（＆）（よ、先行技術による位相ループロック検
出器回路の回路図を示す。 第８図（ｂ）は、第７図（、）の回路の動作に関わるタ
イムチャートである。 第９図ｂ）は、本発明による位相周波数検出器に関連す
る、特殊な位相ループロック検出器回路の回路図である
。 第９図（ｂ）は、第８図（、）の回路の動作に関わるタ
イムチャートである。 第１０図は、本発明による検出器の実施様態の代替例を
示す。

Claims (11)

【特許請求の範囲】
1. （１）２つの論理入力信号ＲおよびＶを受け入れ、（２
   Ｋ＋２）個のメモリセル（ＭＵ＿ＫからＭＵ＿Ｏおよび
   ＭＤ＿ＯからＭＤ＿Ｋ）１セットを含み、これらメモリ
   セルが、２つに分れて（２Ｋ−１）個のコントロールセ
   ル（ＣＵＤ＿Ｏ、ＣＵ＿Ｏ＿１からＣＵ＿Ｋ＿−＿１＿
   ，＿Ｋ及びＣＤ＿Ｏ１からＣＤ＿Ｋ＿−＿１＿，＿Ｋ）
   によってカスケード接続およびリンクされ、これらコン
   トロールセルは第一に、終端に位置する２つのメモリセ
   ル（ＭＵ＿ＫおよびＭＤ＿Ｋ）からの情報を、これらに
   各々印加されている信号ＲおよびＶの状態変化を含めて
   、各々の指示によってメモリセルＭＵ＿ｎまたはＭＤ＿
   ｎ（信号Ｒが、信号Ｖより進んでいるかまたは遅れてい
   るかによってそのいずれかになる）まで転送可能であり
   、このようにして選ばれたメモリセルは、（２ｎ−１）
   ｎ＜｜Δφ｜＜２ｎＮの時、信号Ｒ、Ｖ間の瞬間的な位
   相の差Δφに比例したデューティ比の矩形波を送出し、
   第二に信号Ｒが信号Ｖより進んでいるかまたは遅れてい
   るかによって、メモリセルグループＭＵ＿ｎ＿＋＿１か
   らＭＵ＿ＫおよびＭＤ＿ＯからＭＤ＿Ｋを初期論理状態
   に、さらにＭＵ＿ＯからＭＵ＿ｎ＿−＿１を逆の論理状
   態に維持するかまたは、もう１つのメモリセルグループ
   ＭＤ＿ｎ＿＋＿１からＭＤ＿ＫおよびＭＵ＿ＯからＭＵ
   ＿Ｋを初期状態に、さらにＭＤ＿ＯからＭＤ＿ｎ＿−＿
   １を逆の論理状態に維持することを特徴とする位相及び
   周波数検出器。
2. （２）メモリセルが“ＲＳ”タイプの論理フリップフロ
   ップ回路からなることを特徴とする、特許請求の範囲第
   １項に記載の検出器。
3. （３）コントロールセルがＮＡＮＤタイプの論理ゲート
   からなることを特徴とする、特許請求の範囲第１項また
   は第２項に記載の検出器。
4. （４）コントロールセルがＮＯＲタイプの論理ゲートか
   らなることを特徴とする、特許請求の範囲第１項または
   第２項に記載の検出器。
5. （５）中央コントロールセルを形成する論理ゲートの入
   力端子が、このセルの両側に位置するメモリセルの同相
   の出力端子にリンクされていることを特徴とする、特許
   請求の範囲第３項または第４項に記載の検出器。
6. （６）中央コントロールセルを形成する論理ゲートの入
   力端子が、このセルの両側に位置するメモリセルの補数
   型出力端子に接続されていることを特徴とする、特許請
   求の範囲第３項または第４項に記載の検出器。
7. （７）終端メモリセルおよびコントロールセルがさらに
   、信号ＲおよびＶの矩形波を周期の短い角振動数に変換
   する手段を形成することを特徴とする、特許請求の範囲
   第１項から第６項のいずれかに記載の検出器。
8. （８）各々のメモリセルの出力が電流加算されることを
   特徴とする、特許請求の範囲第１項から第７項のいずれ
   かに記載の検出器。
9. （９）各々のメモリセルの出力が、ランク値Ｋが１より
   大きい段の重みと電流加算されることを特徴とする、特
   許請求の範囲第１項から第７項のいずれかに記載の検出
   器。
10. （１０）特許請求の範囲第１項から第９項のいずれかに
    記載の位相・振動数検出器を使用することを特徴とする
    位相ロックループ。
11. （１１）特許請求の範囲第１項から第９項のいずれかに
    記載の位相・振動数検出器を使用し、本ループのロッキ
    ングを検出する回路を含み、この回路が中間メモリセル
    の出力端子に接続されている排他的論理和回路を含むこ
    とを特徴とする位相ロックループ。