JPS62266858A - 半導体搭載用基板 - Google Patents
半導体搭載用基板Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 36
- 239000000758 substrate Substances 0.000 title claims abstract description 19
- 239000004020 conductor Substances 0.000 claims abstract description 66
- 239000002184 metal Substances 0.000 claims abstract description 23
- 229910052751 metal Inorganic materials 0.000 claims abstract description 23
- 239000000463 material Substances 0.000 claims description 7
- 229920005989 resin Polymers 0.000 claims description 5
- 239000011347 resin Substances 0.000 claims description 5
- 230000000694 effects Effects 0.000 abstract description 5
- 238000003780 insertion Methods 0.000 abstract description 2
- 230000037431 insertion Effects 0.000 abstract description 2
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 4
- 229910000679 solder Inorganic materials 0.000 description 4
- 239000004593 Epoxy Substances 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 3
- 239000000956 alloy Substances 0.000 description 3
- 239000003822 epoxy resin Substances 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 3
- 229910052737 gold Inorganic materials 0.000 description 3
- 239000010931 gold Substances 0.000 description 3
- 229920000647 polyepoxide Polymers 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 229910052742 iron Inorganic materials 0.000 description 2
- 238000007747 plating Methods 0.000 description 2
- 238000007789 sealing Methods 0.000 description 2
- 229910000906 Bronze Inorganic materials 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- ISWSIDIOOBJBQZ-UHFFFAOYSA-N Phenol Chemical compound OC1=CC=CC=C1 ISWSIDIOOBJBQZ-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 239000010974 bronze Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- KUNSUQLRTQLHQQ-UHFFFAOYSA-N copper tin Chemical compound [Cu].[Sn] KUNSUQLRTQLHQQ-UHFFFAOYSA-N 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910000833 kovar Inorganic materials 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
- 229910052718 tin Inorganic materials 0.000 description 1
- 239000011135 tin Substances 0.000 description 1
- 150000003918 triazines Chemical class 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
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- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、各種の半導体妻子、チウブ素子等をｐＳ載す
るために用いられるプリント配線板にｌ、ＪＪする０本
発明の外部接続用導体ピンをｒｆするプリント配線板に
半導体素子、チップ素子等を搭載し樹脂などで封止され
た半導体搭載用基板は、半導体パッケージの一つであり
、コンピューターなどの各種回路基板に実装して用いら
れる。
るために用いられるプリント配線板にｌ、ＪＪする０本
発明の外部接続用導体ピンをｒｆするプリント配線板に
半導体素子、チップ素子等を搭載し樹脂などで封止され
た半導体搭載用基板は、半導体パッケージの一つであり
、コンピューターなどの各種回路基板に実装して用いら
れる。
従来、半導体搭載用基板に挿入していた導体ピンは、第
４図及び第５図に示す様に、略円形状の金属線の一部に
金ｆ！線の直径より大きい鍔を有し、且つその近傍に金
属線の直径より太い突出部が二方向と、直径より細い扁
平部が二方向に形成されたものであった。
４図及び第５図に示す様に、略円形状の金属線の一部に
金ｆ！線の直径より大きい鍔を有し、且つその近傍に金
属線の直径より太い突出部が二方向と、直径より細い扁
平部が二方向に形成されたものであった。
しかしながら、前記形状の導体ピンは、プリント配線板
のスルーホールに嵌入された後、二方向の突出部を支点
とし、扁モ部方向にぐらつきが生じやすく、嵌入された
導体ピンは位置精度において不安定であり、その結果、
ピン先端部が不整列となり、該半導体搭載用基板をマザ
ーボードに実装するのか困難である欠点かあった。また
、従来法においては、ピンの引き抜き強度においても十
分てはなかった。これに対して突出部をスルーホール直
径に対して大きくする方法かあるが、このことによりピ
ンの引き抜き強度は向りするが、スルーホールが破損し
やすく、信頼性か低くなってしまう欠点があった。
のスルーホールに嵌入された後、二方向の突出部を支点
とし、扁モ部方向にぐらつきが生じやすく、嵌入された
導体ピンは位置精度において不安定であり、その結果、
ピン先端部が不整列となり、該半導体搭載用基板をマザ
ーボードに実装するのか困難である欠点かあった。また
、従来法においては、ピンの引き抜き強度においても十
分てはなかった。これに対して突出部をスルーホール直
径に対して大きくする方法かあるが、このことによりピ
ンの引き抜き強度は向りするが、スルーホールが破損し
やすく、信頼性か低くなってしまう欠点があった。
そこで、本発明は以Ｅのような問題点を解決すべくなさ
れたもので、その目的とするところは。
れたもので、その目的とするところは。
導体ピンの形状をＴ夫することによって、そのプリント
配線板のスルーホールに対する固定が確実に行なえると
ともに、これによってスルーホールの破損を防ＩＥシた
信頼性の高い半導体塔載用基板を提供することにある。
配線板のスルーホールに対する固定が確実に行なえると
ともに、これによってスルーホールの破損を防ＩＥシた
信頼性の高い半導体塔載用基板を提供することにある。
〔問題点を解決するための手段及びその作用〕そして、
上記のような問題点を解決するために本発明か採った手
段は。
上記のような問題点を解決するために本発明か採った手
段は。
導体ピンを有する樹脂素材から成るプリント配線板にお
いて、導体ピンは断面が略円形状の金属線の一部に、金
属線の直径より大きい鍔を有し、且つその近傍に金Ｆｉ
線の直径より太い突出部が少なくともこの金属線の同一
断面Ｆに三方向以上、金属線表面に形成されており、こ
の導体ピンが、前記プリント配線板の、前記金属線の突
出部よりも小さい直径からなるスルーホールに圧入する
ことによって固着されたことを特徴とする半導体搭載用
基板 である。
いて、導体ピンは断面が略円形状の金属線の一部に、金
属線の直径より大きい鍔を有し、且つその近傍に金Ｆｉ
線の直径より太い突出部が少なくともこの金属線の同一
断面Ｆに三方向以上、金属線表面に形成されており、こ
の導体ピンが、前記プリント配線板の、前記金属線の突
出部よりも小さい直径からなるスルーホールに圧入する
ことによって固着されたことを特徴とする半導体搭載用
基板 である。
次に本発明の半導体塔載用基板を図面に基づいて詳細に
説明する。
説明する。
本発明の半導体搭載用基板を第１図の斜視図に示す、第
１図において示した半導体搭載用基板はピングリッドア
レイ基板であり、この第１図において、符号（１）は樹
脂素材から成るプリント配線板てあり、例えばガラスエ
ポキシ基板、紙フェノール基板、紙エポキシ基板、ガラ
スボリイミ？：広板、ガラス変性トリアジン基板などを
用いる。符号（２）はプリント基板表面に形成された回
路てあり常法により形成される。また、符号（コ）は前
記回路と接続するスルーホールであり、符号（４）は半
導体素子を搭載する部分を示し、ザグリ加工により四部
が形成されている場合かある。符号（５）は、前記スル
ーホールに嵌入悶着された人出力用の導体ピンである。
１図において示した半導体搭載用基板はピングリッドア
レイ基板であり、この第１図において、符号（１）は樹
脂素材から成るプリント配線板てあり、例えばガラスエ
ポキシ基板、紙フェノール基板、紙エポキシ基板、ガラ
スボリイミ？：広板、ガラス変性トリアジン基板などを
用いる。符号（２）はプリント基板表面に形成された回
路てあり常法により形成される。また、符号（コ）は前
記回路と接続するスルーホールであり、符号（４）は半
導体素子を搭載する部分を示し、ザグリ加工により四部
が形成されている場合かある。符号（５）は、前記スル
ーホールに嵌入悶着された人出力用の導体ピンである。
第２図は本発明の半導体搭載用基板に用いられた導体ピ
ンの側面図であり、導体ピンの一部は、四方向に突出部
を形成している。第２ ＋ｇにおいて、符号（６）は鍔
であり、この鍔は導体ピンをプリント配線板のスルーホ
ールに挿入する際の位置合せや係１Ｆの役割を果たすも
のである。また、符号（７）は前記鍔の近傍に形成され
た金属線の直径より太い突出部であり、実施例として四
方向に突出部を形成したものを示す。この突出部は、プ
リント配線板のスルーホールの直径よりも大きい。符％
（８）及び（９）は、導体ピンのＪ一端面及び下端面で
あり、この端面に曲面又はテーパー面を形成することに
よりプリント配線板のスルーホールに導体ピンの挿入が
容易となる。
ンの側面図であり、導体ピンの一部は、四方向に突出部
を形成している。第２ ＋ｇにおいて、符号（６）は鍔
であり、この鍔は導体ピンをプリント配線板のスルーホ
ールに挿入する際の位置合せや係１Ｆの役割を果たすも
のである。また、符号（７）は前記鍔の近傍に形成され
た金属線の直径より太い突出部であり、実施例として四
方向に突出部を形成したものを示す。この突出部は、プ
リント配線板のスルーホールの直径よりも大きい。符％
（８）及び（９）は、導体ピンのＪ一端面及び下端面で
あり、この端面に曲面又はテーパー面を形成することに
よりプリント配線板のスルーホールに導体ピンの挿入が
容易となる。
：ｆＳ３図は、第２図の導体ピンかプリント配線板のス
ルーホールに嵌入された状態の第２図におけるＡ−Ａ′
線のｍ断面図である。 Ｄ、 、 Ｄｚ はプリン
ト配線板のスルーホールの直径よりも大きい。
ルーホールに嵌入された状態の第２図におけるＡ−Ａ′
線のｍ断面図である。 Ｄ、 、 Ｄｚ はプリン
ト配線板のスルーホールの直径よりも大きい。
これらの導体ピンは金属線から加工されるものであり、
金属線の材質としては、鉄、鉄系合金、銅、ｆｓ４系合
金などが好ましい０例えば、４２アロイ、コバール、り
ん青銅などがある。金属線から加工された導体ピン表面
には、金、銀、スズ、はんだなどの金属メッキを施すこ
とにより金属線の腐食を防１トすることが可藺である。
金属線の材質としては、鉄、鉄系合金、銅、ｆｓ４系合
金などが好ましい０例えば、４２アロイ、コバール、り
ん青銅などがある。金属線から加工された導体ピン表面
には、金、銀、スズ、はんだなどの金属メッキを施すこ
とにより金属線の腐食を防１トすることが可藺である。
特に半田メッキ層は、表面硬度か小さいため導体ピンを
プリント配線板のスルーホールへ挿入する場合のスルー
ホールの損傷を著しく減少する効果かある。
プリント配線板のスルーホールへ挿入する場合のスルー
ホールの損傷を著しく減少する効果かある。
次に本発明の半導体搭載用基板における導体ピンの固着
について説明する。第６図及び第８図は導体ピンを基板
のスルーホール内に挿入する前の状態の該基板のＪｆ断
面図である。この図面において符号（１０）はプリント
配線板に設けられたスルーホール下あり、この直径Ｄ３
は、導体ピンの突出部Ｄ＋ 、 Ｄｔ よりも
小さい。該スルーホール（１０）に導体ピン（ＩＩ）、
（１コ）をそれぞれ矢印（１２）、（１４）の方向から
加圧挿入する。また逆に導体ピンに、基板側から加圧挿
入してもよい、第７図及び第９図はスルーホールに導体
ピンを加圧挿入した後の状態の該基板の縦断面図である
。この図面においてスルーホールの一部か導体ピンの突
出部に沿ってふくらんだ状態に拡大変形し、スルーホー
ル壁面に導体ピンの突出部が完全密着して強固に装着さ
れており、スルーホールと導体ピンは確実に導通可（１
）となる、第３図及び第５図はそれぞれ第２図に示す導
体ピン及び第４図に示す導体ピンをスルーホールに加圧
挿入した後の、それぞれＡ−Ａ′及びＢ−Ｂ ′部分に
おける該基板の横断面Ｌｍである。従来までの導体ピン
では、第５図に示す様に、スルーホールか導体ピンの突
出部に沿って二方向のみふくらんだ状態に拡大変形し装
着されているのに対し、本発明の導体ピンでは、第３［
Ａに示す様に、スルーホールが導体ピンの突出部に沿）
て四方向にふくらんだ状態に拡大変形し装着されている
。このため挿入後の導体ピンは非常に安定しており、且
つ四方向でかしめの効果があるため、引き抜き強度を得
るために突出部をスルーホールに対し、それほど大きく
する必要がないので、従来の導体ピンに比べ、スルーホ
ールや基材を破損する恐れは全くなくなった。また、高
温、高湿下でのスルーホールと導体ピンの接触部の抵抗
変化は見られず、′電気的接続において高い信頼性を確
保することかてきる。さらに、上述の導体ピンとプリン
ト配線板のスルーホールとを半田＋１けすると、その電
気的接続が完全となり、より一層高い信頼性か得られる
。
について説明する。第６図及び第８図は導体ピンを基板
のスルーホール内に挿入する前の状態の該基板のＪｆ断
面図である。この図面において符号（１０）はプリント
配線板に設けられたスルーホール下あり、この直径Ｄ３
は、導体ピンの突出部Ｄ＋ 、 Ｄｔ よりも
小さい。該スルーホール（１０）に導体ピン（ＩＩ）、
（１コ）をそれぞれ矢印（１２）、（１４）の方向から
加圧挿入する。また逆に導体ピンに、基板側から加圧挿
入してもよい、第７図及び第９図はスルーホールに導体
ピンを加圧挿入した後の状態の該基板の縦断面図である
。この図面においてスルーホールの一部か導体ピンの突
出部に沿ってふくらんだ状態に拡大変形し、スルーホー
ル壁面に導体ピンの突出部が完全密着して強固に装着さ
れており、スルーホールと導体ピンは確実に導通可（１
）となる、第３図及び第５図はそれぞれ第２図に示す導
体ピン及び第４図に示す導体ピンをスルーホールに加圧
挿入した後の、それぞれＡ−Ａ′及びＢ−Ｂ ′部分に
おける該基板の横断面Ｌｍである。従来までの導体ピン
では、第５図に示す様に、スルーホールか導体ピンの突
出部に沿って二方向のみふくらんだ状態に拡大変形し装
着されているのに対し、本発明の導体ピンでは、第３［
Ａに示す様に、スルーホールが導体ピンの突出部に沿）
て四方向にふくらんだ状態に拡大変形し装着されている
。このため挿入後の導体ピンは非常に安定しており、且
つ四方向でかしめの効果があるため、引き抜き強度を得
るために突出部をスルーホールに対し、それほど大きく
する必要がないので、従来の導体ピンに比べ、スルーホ
ールや基材を破損する恐れは全くなくなった。また、高
温、高湿下でのスルーホールと導体ピンの接触部の抵抗
変化は見られず、′電気的接続において高い信頼性を確
保することかてきる。さらに、上述の導体ピンとプリン
ト配線板のスルーホールとを半田＋１けすると、その電
気的接続が完全となり、より一層高い信頼性か得られる
。
第１０図は、本発明による半導体搭砒用基板に半導体素
子をダイボンディング、ワイヤーボンディングを経てエ
ポキシ樹脂て封止した状態の寥導体搭儀用ノ、！；板を
マザーボートのスルーホールに実装した時の縦断面図で
ある。この図面において、符号（１５）は半導体素子、
符号（１５）はボンディングワイヤー、符号（１７）は
封１ヒ用エポキシ樹脂である。
子をダイボンディング、ワイヤーボンディングを経てエ
ポキシ樹脂て封止した状態の寥導体搭儀用ノ、！；板を
マザーボートのスルーホールに実装した時の縦断面図で
ある。この図面において、符号（１５）は半導体素子、
符号（１５）はボンディングワイヤー、符号（１７）は
封１ヒ用エポキシ樹脂である。
また、符号（１８）は１４体ピンであり、この導体ピン
は鍔の下部にもう一つ別の鍔（１９）か形成されている
。この２つの鍔を有する導体ピンはスタンドオフピンと
一般に呼ばれるものであり、ヤ導体搭載用基板の周辺部
に格子状に配列された導体ピンにおいて、外周上の導体
ピンの４つのコーナー、あるいは内周りの４つのコーナ
ーに通常は配置されている。前記スタンドオフピンによ
り、゛昨導体塔・ｌ乱用Ｘ板を汀通のマザーボート（２
０）に実装する際、導体ピンの）方の鍔かマザーボード
のスルーホールに係止されることによって半導体搭載用
基板とマザーボートとの間に空間を形成し、半導体素子
から発生する熱を該空間へ効率よく放散させるものであ
る。符号（２１）は導体ピンとマザーボードを接続して
いるはんだを示すものである。
は鍔の下部にもう一つ別の鍔（１９）か形成されている
。この２つの鍔を有する導体ピンはスタンドオフピンと
一般に呼ばれるものであり、ヤ導体搭載用基板の周辺部
に格子状に配列された導体ピンにおいて、外周上の導体
ピンの４つのコーナー、あるいは内周りの４つのコーナ
ーに通常は配置されている。前記スタンドオフピンによ
り、゛昨導体塔・ｌ乱用Ｘ板を汀通のマザーボート（２
０）に実装する際、導体ピンの）方の鍔かマザーボード
のスルーホールに係止されることによって半導体搭載用
基板とマザーボートとの間に空間を形成し、半導体素子
から発生する熱を該空間へ効率よく放散させるものであ
る。符号（２１）は導体ピンとマザーボードを接続して
いるはんだを示すものである。
（発明の効果）
以上のように１本発明によればガラスエポキシ基板など
の樹脂素材の基板に、三方向以上のかしめにより極めて
簡便な方法で且つより一層高い信頼性のある導体ピンを
嵌挿するため、簡易迅速、強固にしかもスルーホールや
基板などを破損することなく、安定した導体ピンが取り
付けられた半導体搭載用基板を提供することができる。
の樹脂素材の基板に、三方向以上のかしめにより極めて
簡便な方法で且つより一層高い信頼性のある導体ピンを
嵌挿するため、簡易迅速、強固にしかもスルーホールや
基板などを破損することなく、安定した導体ピンが取り
付けられた半導体搭載用基板を提供することができる。
第１図は本発明の半導体搭載用基板の斜視図、第２図は
本発明の導体ピンの側面図、第３図は第２図の導体ピン
がスルーホールに嵌入された際のＡ−Ａ ’線の横断面
図、第４ｒｙＩは従来の導体ピン、第Ｓ図は第３図の導
体ピンかスルーホールに嵌入された際のＢ−Ｂ−線の横
断面図、第６図及びｔ５８図は導体ピンのプリント配線
板への取り付は方法の一例を示す縦断面図、第７図及び
第９図は導体ピンを取付けたプリント配線板の縦断面図
、第１０図は本発明の半導体Ｎ５＠、用基板に半導体素
子を実装し、マザーボードに実装した状態の縦断面図を
示す。 符 号 の 説 明 ｌ・−Ｓ＋脂脂材材ら成るプリント配線板、２−・・回
路（パターン）、３・・・スルーホール、４・・・半導
体搭載部、５・・・導体ピン、６・・・鍔、７・・・突
出部、８・・・テーパー状上端面、９−・・テーパー状
下端面、１０・・・スルーホール、 １１−・・導体ピ
ン、１２−・・矢印、１３−・・導体ピン、 １４−・
・矢印、 １５−・・半導体素子、 １６−・・ボンデ
ィングワイヤー、 １７−・・封１Ｅ用エポキシ樹脂、
１８・・・導体ピン、 １９−・・鍔、 ２０−・・マ
ザーボード、２１−・・はんだ。 第４７ 第５図 第６図 第７図
本発明の導体ピンの側面図、第３図は第２図の導体ピン
がスルーホールに嵌入された際のＡ−Ａ ’線の横断面
図、第４ｒｙＩは従来の導体ピン、第Ｓ図は第３図の導
体ピンかスルーホールに嵌入された際のＢ−Ｂ−線の横
断面図、第６図及びｔ５８図は導体ピンのプリント配線
板への取り付は方法の一例を示す縦断面図、第７図及び
第９図は導体ピンを取付けたプリント配線板の縦断面図
、第１０図は本発明の半導体Ｎ５＠、用基板に半導体素
子を実装し、マザーボードに実装した状態の縦断面図を
示す。 符 号 の 説 明 ｌ・−Ｓ＋脂脂材材ら成るプリント配線板、２−・・回
路（パターン）、３・・・スルーホール、４・・・半導
体搭載部、５・・・導体ピン、６・・・鍔、７・・・突
出部、８・・・テーパー状上端面、９−・・テーパー状
下端面、１０・・・スルーホール、 １１−・・導体ピ
ン、１２−・・矢印、１３−・・導体ピン、 １４−・
・矢印、 １５−・・半導体素子、 １６−・・ボンデ
ィングワイヤー、 １７−・・封１Ｅ用エポキシ樹脂、
１８・・・導体ピン、 １９−・・鍔、 ２０−・・マ
ザーボード、２１−・・はんだ。 第４７ 第５図 第６図 第７図
Claims (1)
- 【特許請求の範囲】 １）、導体ピンを有する樹脂素材から成るプリント配線
板において、導体ピンは断面が略円形状の金属線の一部
に、金属線の直径より大きい鍔を有し、且つその近傍に
金属線の直径より太い突出部が少なくともこの金属線の
同一断面上に三方向以上、金属線表面に形成されており
、この導体ピンが、前記プリント配線板の、前記金属線
の突出部よりも小さい直径からなるスルーホールに圧入
することによって固着されたことを特徴とする半導体搭
載用基板。 ２）、前記鍔は、前記金属線の突出部の上端部に形成さ
れたことを特徴とする特許請求の範囲第１項記載の半導
体搭載用基板。 ３）、前記鍔は、前記金属線の突出部の下部に形成され
たことを特徴とする特許請求の範囲第１項記載の半導体
搭載用基板。 ４）、前記鍔の下にもう一つ別の鍔を設けたことを特徴
とする特許請求の範囲第３項記載の半導体搭載用基板。 ５）、前記導体ピンは、プリント配線板のスルーホール
と半田付けされたことを特徴とする特許請求の範囲第１
〜４項のいずれかに記載の半導体搭載用基板。 ６）、前記半導体搭載用基板は、ピングリッドアレイ基
板であることを特徴とする特許請求の範囲第１〜５項の
いずれかに記載の半導体搭載用基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11136286A JPH0777254B2 (ja) | 1986-05-15 | 1986-05-15 | 半導体搭載用基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11136286A JPH0777254B2 (ja) | 1986-05-15 | 1986-05-15 | 半導体搭載用基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62266858A true JPS62266858A (ja) | 1987-11-19 |
| JPH0777254B2 JPH0777254B2 (ja) | 1995-08-16 |
Family
ID=14559271
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11136286A Expired - Lifetime JPH0777254B2 (ja) | 1986-05-15 | 1986-05-15 | 半導体搭載用基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0777254B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0620594A3 (en) * | 1993-04-13 | 1995-01-18 | Shinko Electric Ind Co | Semiconductor device having connection pins. |
| WO1996038860A1 (de) * | 1995-06-01 | 1996-12-05 | Siemens Aktiengesellschaft | Grundplatte für einen integrierten elektrischen schaltungsbaustein |
| JPH09223529A (ja) * | 1995-12-15 | 1997-08-26 | Ibiden Co Ltd | 電子部品搭載用基板及びその製造方法 |
| JP2013143511A (ja) * | 2012-01-11 | 2013-07-22 | Fuji Electric Co Ltd | 半導体装置および半導体装置の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5810848A (ja) * | 1981-07-14 | 1983-01-21 | Toshiba Corp | 混成集積回路用リ−ドピン |
-
1986
- 1986-05-15 JP JP11136286A patent/JPH0777254B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5810848A (ja) * | 1981-07-14 | 1983-01-21 | Toshiba Corp | 混成集積回路用リ−ドピン |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0620594A3 (en) * | 1993-04-13 | 1995-01-18 | Shinko Electric Ind Co | Semiconductor device having connection pins. |
| WO1996038860A1 (de) * | 1995-06-01 | 1996-12-05 | Siemens Aktiengesellschaft | Grundplatte für einen integrierten elektrischen schaltungsbaustein |
| JPH09223529A (ja) * | 1995-12-15 | 1997-08-26 | Ibiden Co Ltd | 電子部品搭載用基板及びその製造方法 |
| US6011222A (en) * | 1995-12-15 | 2000-01-04 | Ibiden Co., Ltd. | Substrate for mounting electronic part |
| US6229101B1 (en) | 1995-12-15 | 2001-05-08 | Ibiden Co. Ltd. | Substrate for mounting electronic part |
| JP2013143511A (ja) * | 2012-01-11 | 2013-07-22 | Fuji Electric Co Ltd | 半導体装置および半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0777254B2 (ja) | 1995-08-16 |
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