JPS62261073A - 信号の周波数測定方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、特許請求の範囲第１項の上位該念に記載の信
号の周波数測定方法から出発している。

従来の技術 信号の周期を前置て決められた時間区間にわたって計数
しかつその結果を秒に換算する、信号の周波数を測定す
る方法は既に公知である。

しかしこの方法は、平均周波数を測定しようとするので
なければ、周波数が連続的に変化する信号には使用でき
ない。

その他、パルスの計数によって信号の周期持続時間を検
出する方法も公知である。その結果の申し分のない高い
精度を実現するためには、測定すべき周波数より著しく
高い周波数を有する計数パルスが必要である。周波数変
調された中間周波数信号の高精度の測定において殊に、
公知の素子によっては実現されない値が生じる。例えば
中間周波レベル（１０，７ＭＨ２）にあるこの形式の信
号を１２ビツトの精度で検出しようとする場合、最後の
桁に対して０，３２ｐｓの周期持続時間差を検出できな
ければならないことになる。

発明が解決しようとする問題点 この精度を実現する測定方法は、実現不可能である。必
要とされる精度では、中間周波数信号ヲベースバンドに
ダウンコンバートした場合でも実現されない値が生じる
。そのためには計数周波数として少なくとも、６１４．
４ＭＨｚが必要となる。これも同様、種々の理由から実
現することはできない。

問題点を解決するための手段、発明の作用および発明の
効果 これに対して、特許請求の範囲第１項の特徴事項に記載
の構成を有する本発明の方法は、市販の電子素子を使用
して極めて高い精度を有する中間周波数信号の周波数測
定が可能であるという利点を有する。本発明の方法は、
中間周波数信号の測定に限定されず、専門分野の範囲に
おいて別の信号に対しても使用することができる。更に
、測定値は出力値としてデジタルに取出されかつそれ故
に引続く信号処理をデジタルに行うことができるという
利点もある。

特許請求の範囲の実施態様項には、本発明の有利な実施
例が記載されている。又、特許請求の範囲第５項には本
発明の方法を実施するだめの有利な回路装置が記載され
ている。

実施例 次に本発明を図示の実施例につき図面を用いて詳細に説
明する。

第１図に図示の回路装置には、１で示す所に周波数変調
された中間周波信号が供給される。

この信号は、混合回路において、３で示す所に供給され
る中間周波搬送波と混合される。混合混合積から、超短
波の無線において１５０ｋＨｘの帯域幅を有するベース
バンドが取出される。このベースバンドは、制限器５に
供給される。その出力側には、周波数変調された信号の
その都度の偏移に相応する周波数を有する矩形の信号が
現れる。

クロックパルスＴＩの発生は、第１図の回路装置では、
周波数及び位相コンパレータ７によって制御可能である
制御可能な発振器（ＶＣＯ）６を用いて行われる。周波
数及び位相コンパレータ７に、８で示す所に加わる、基
準周波数を有するクロック信号Ｔ４が供給される。制御
可能な発振器６から送出されるクロックパルスＴ１の周
波数は、１５，６２５Ｈｚである。クロックパルスは、
３２個の素子１０１乃至１３２から成る遅延素子チェー
ン１００を介して転送される。１つの素子はそれぞれク
ロ７クパルスを２　　ｎｓづつ遅延する。遅延素子チェ
ーン１００全部を通過し終えたクロックＴｌ及びクロ・
す々パノし７１＋　開ｌ肉費乃ｒに侍畑コンパ１７−々
７に供給される。

後で詳しく説明するように、遅延されたクロックパルス
Ｔ２とクロックパルスＴｌとの比較によって、制御可能
な発振器６は、クロックパルスＴ１の周期持続時間が、
素子１０１乃至１３２の遅延の丁度３２倍に相応するよ
うに、制御される。従って、その入力側及び出力側も含
めた遅延素子チェーン１００のタップには、それぞれＺ
ｎｓづつ相互に遅延されているパルスが生じる。これら
パルスは、ＡＮＤ回路２０１乃至２３２のそれぞれ一方
の入力側に供給される。

ＡＮＤ回路２０１乃至２３２の他方の入力側には、制限
器５の出力信号が供給される。ＡＮＤ回路２０１乃至２
３２の出力側にはそれぞれ、パルス整形器３０１乃至３
３２が接続されている。これらは、それぞれ２つの出力
側を有し、そこには入力パルスの結果として、２つの時
間的にずれた出力信号が現れる。従ってクロックパルス
ＴＩがミアンダ状であるので、各パルス整形器３０１乃
至３３２の両方の出力側には３２ｎｓの間隔を置いて、
制限器５の出力側に測定すべき信号の正の半波が生じて
いる限りの間、パルスが発生する。第１図及び第３図に
おいて、パルス整形器３０１乃至３３２の出力側は４０
１乃至４３２並びに４０１′乃至４３２′で示されてい
る。

要約すると、パルス整形器３０１乃至３３２のすべての
出力パルスの高い周波数のため、パルスの総数を計数す
るために８つの計数器６１乃至６８が必要である。その
際計数器のクロック入力側の、パルス整形器の出力側４
０１乃至４３２との対応は、それぞれ８つの入力側Ａ乃
至Ｈを有するＯＲ回路５１乃至５８を介して行われる。

計数パルス４０１′乃至４３２′の、ＯＲ回路５１乃至
５８の人、刃側Ａ乃至Ｈに対する分配は、第３図に図示
のパターンに従って行われる。つまりこの分配は、ＯＲ
回路の入力側Ａ乃至Ｈに加わる計数パルスが時間的に常
時、同じ間隔を有しかつ著しく密に連続することなく、
その結果後続の計数器のクロック限界周波数を上回るこ
とがないように、行われる。ＯＲ回路及び計数器の数を
比較的多くすれば、比較的低いクロック周波数に対して
しか適していない計数器を使用することもできる。

周期持続時間計数が終了した後（この場合制限器５の出
力信号は０に等しい）、測定値はすべての計数器状態か
ら形成されるべきである。

そのために、出来るだけ短い時間ですべての計数器状態
の和形成が行われなければならない。

フリップ７０ツブ７１乃至７９から成りかつ加算計数の
開始の際ｌにセットされたシフトレジスタを用いて、順
次計数器状態が加算器に通し接続される。このためにフ
リップフロップ７１乃至７９の出力側は、計数器６１乃
至６８の出力レジスタに接続されている。計数器の出力
側は、通し接続された状態において低抵抗でありかつそ
の他の場合は高抵抗である。

シフトレジスタ７１乃至７９に対するクロッルスＴＩか
ら取出される。制限された周波数変調された中間周波信
号がＯになるや否や、フリップフロップ８２がセットさ
れる。それから次のクロックパルスＴ３によって、７リ
ツプ７０ノブ８３もセットされかつ従ってシフトレジス
タ７１乃至７９に対するクロックがＡＮＤ回路８５を介
して通過する。

シフトクロックＴ３の正の側縁によって、その都度の計
数器状態が加算器８６に通し接続されかつシフトクロッ
クのそれぞれ負の側縁によって、加算器８６の結果が和
メモリ８７に転送され、そのためにクロック信号Ｔ３が
和メモリ８７の入力レジスタの制御入力側８８に供給さ
れる。このようにして和メモリ８７に固定された中間結
果か次の加算の際、再び被加数として使用される。

シフトレジスタの最後のフリップ７０ツブ７９はもはや
、計数器状態を加算器８６に通し接続せず、シフトレジ
スタ７１乃至７９が再び値１ｔこセット−！ｃｊ’１．
．’）つの７１１リゴフ口、イＱす、８３並びに計数器
６１乃至６８がリセットされかつ和メモリ８７の値が出
力メモリ８９に転送されることで、和形成が終了する。

出力メモリの出力側９０には、測定結果がデジタル形に
おいて取出される。

測定結果が和メモリ８７から出力メモリ８９に転送され
た後、和メモリ８７が消去される。

このために７リツプフロツプ７９の出力側から遅延回路
９１を介して和メモリ８７のリセット入力側に相応の信
号が供給される。

出力メモリにおける値は、ＦＭ周波数偏移に逆比例して
おりかつ場合に応じて逆数形成によって、周波数に比例
する値に換算することができる。周波数偏移、即ち変調
された信号の周波数の、所属の搬送波からの瞬時の偏差
の測定の際、この差の正負極性も重要であるので、以下
に説明するように、正負極性ビットが導出される。その
ために搬送波並びに周波数変調された信号がそれぞれ制
限器９３．９４を介して別の周波数及び位相コンパレー
タ９５に供給され、その２つの出力信号によって７リツ
プ７０ツブ９６が制御され、フリップフロップの出力側
９７に正負極性ビットが取出し可能である。

次に第２図に基いて、パルス整形器３０１乃至３３２に
ついて説明する。その際第２ａ図は、パルス整形器の１
つのブロック回路図でありかつ第２ｂ図は、発生する信
号の波形図である。第２ｂ図の各行には、図示の信号が
発生する、第２ａ図の回路点と同じ参照番号が付されて
いる。

パルス整形器の入力側２１は、ＡＮＤ回路２０１乃至２
３２（第１ａ図）の１つの出力側に接続されておりかつ
第２ｂ図の行２１に図示のミアンダ状のパルスを受信す
る。これらは、ＡＮＤ回路２２及びＯＲ回路２３の一方
の入力側に供給される。更に、これらは遅延回路２４に
よって周期持続時間の分数部分だけ遅延される遅延され
たミアンダ状の信号は、第２ｂ図の行２５に図示されて
おりかつＡＮＤ回路２２の反転入力側及びＯＲ回路２３
の反転入力側番こ供給される。反転された信号は、第２
ｂ図、行２６に図示されている。行２１の信号と行２６
の信号とのＡＮＤ結合によって、行２７１こ図示のパル
スが生じる。同じ信号のＯＲ結合１こよって、行２８に
図示のノくルスが生じる。

ＡＮＤ回路２０１乃至２３２（第１ａ図）の出力パルス
をその都度２つの、時間的１こ相互番こ１／２周期持続
時間だけずれたノクルスＣ二分割することによって、計
数パルスの数が２倍になり、ひいては精度も２倍にする
ことができる。し力１しこのためには、パルス整形器３
０１乃至３３２から送出されるパルスすべてを適当（こ
交錯接続することが必要である。その際、遅延素子チェ
ーン１００の１つの夕・ンプから次の夕・ノブまでの時
間遅延がたった２ｎＳであるが、ノクルス整形器の上の
出力側のパルスと下の出力側の）（ルスとの間の時間差
が３２ｎｓとなるよう番こ、考慮されるべきである。

個々の計数パルスの発生の順序は、第３３＠にパターン
として示されている。付加的に計数パルスに、第１ｂ図
に図示のＯＲ回路５１の入力側Ａ乃至Ｈが対照して示さ
れている。矢印によってマークされている第１のサーク
ルには、出力側４０１乃至４３２の計数パルスが含まれ
ており、一方同じ周波数によって通過する第２のサーク
ルには、ＯＲ回路の入力側が図示されている。

第３ｂ図に示されているパターンはもう一度、パルス整
形器３０１乃至３３２の出力側と、ＯＲ回路５１乃至５
８の入力側との対応関係を表している。

第４図は、周波数及び位相コンパレータ７（第１ａ図）
のブロック回路図である。制御可能な発振器６（第１ａ
図）が、出力クロックＴ１が遅延素子チェーン１００全
体によって、１周期持続時間だけ精確に遅延される周波
数に基いて振動するよう実現するために、まず（投入接
続後）周波数コンパレータによって所望の周波数か設定
調整される。引続いて、高速位相コンパレータによって
、遅延素子チェーンの入力側及び出力側における位相が
ＯＯ乃至３６０’に調整される。その際連続的に、制御
可能な発振器の調整が周波数コンパレータによって行わ
なければならないか又は位相コンパレータによって行わ
なければならないかが、検査される。そのために、制御
可能な発振器６によって発生された信号ＴＩが入力側４
１を介して第２図に図示の回路に供給されかつ分周器４
２に達する。

分周器４２の出力信号は、Ｄフリップ７０ツブ４３にお
いて４４で示す回路点に供給される基準信号Ｔ４と混合
される。Ｄフリップフロップ４３の出力側には、差周波
数を有する信号が取出される。この信号の正の側縁及び
負の側縁によってその都度、遅延回路４５及び排他的Ｏ
Ｒ回路４６を用いて、計数器４７の計数状態をメモリ４
８に転送しかつ計数器４７を引続いてリセットする短い
パルスが導き出される。計数器４７は、排他的ＯＲ回路
４６の出力側における隣接するパルス間のその都度の基
準信号Ｔ４のクロックを計数する。計数器４７は上側の
限界値まで計数し、このようにしてオーバフローが妨げ
られる。コンパレータ４９において、メモリ４８の内容
が前景て決められた値にと比較される。メモリ４８の内
容が値により小さい時、周波数コンパレータ３１が投入
接続され、その際スイッチ３２及び３３が導通状態にあ
り、一方スイッチ３４及び３５が非導通状態にある。そ
れ以外の場合には、位相コンパレータ５゜が利用される
。

位相調整は非常に迅速がっ精確でなければならないので
、位相コンパレータ５０として差動増幅器が使用される
。つまりこのコンパレータの出力信号は、クロック信号
ＴＩ及びＴ２の位相位置が一致する場合ＯＶであり、一
致しない場合には正又は負である。出力段３６を介して
、制御電圧が制御可能な発振器６（第１ａｒＡ）に供給
される。

遅延素子チェーン１００は、信号ＴＩの位相回転か目標
周波数の存在の際に９０’乃至２７θ°となる、タップ
を含んでいる。これら信号ＴＩ／９０°及びＴＩ／２７
０°が、第４図の回路装置における位相コンパレータ５
０（１４図）の出力信号との、ＡＮＤ回路３７及び３８
を介したＡＮＤ論理結合に従って、いつスイッチ３４及
び３５が閉成されるかを、決める。ただしこのことは、
コンパレータ４９から、信号Ｔｌ及びＴ４の周波数がほ
んの僅がしか互いに相異していないことを表す相応の信
号が、ＡＮＤ回路３７及び３８のｆｌｌ＋の入力側に供
給されることが前提となっている。

第４図の回路装置を一層詳しく説明するために、第５図
に、回路装置において発生する信号が図示されている。

これら信号に付された記号は、第４図の回路装置に図示
の記号と一致する。信号は、２つの場合に分けて図示さ
れている。即ち場合Ａは、遅延素子チェーンの全体の遅
延度が著しく僅かである場合であり、場合Ｂは全体の遅
延度が著しく大きい場合である。

信号Ｔ１／２は、位相コンパレータ５０（第４図）とし
て動作する差動増幅器の出力信号である。出力電圧は、
Ｔ１がＴ２より小さいとき、負であり、ＴＩがＴ２に等
しいとき、零であり、ＴＩがＴ２より大きいとき、正で
ある。それから信号ＴＩ／２は、信号Ｔ　１　／９０°
及びＴＩ／２７０°とＡＮＤ結合され、その除貝の値が
、Ｔｌ／２によって零にセットされる。信号Ｔ　１／２
　＋Ｔ　Ｉ／９０°は短縮されてＴＸとなって生じかつ
Ｔ　１／２　＋Ｔ　Ｉ／２７０°は短縮されてＴＹとな
って生じ、これら信号によって回路３７及び３８（第４
図）が制御される。

【図面の簡単な説明】

第１ａ図及び第１ｂ図は、スペースの関係で分けて示す
、本発明の信号の測定方法を実施するだめの回路装置の
ブロック回路図であり、第２ａ図は、第１ａ図の回路装
置で使用されているパルス整形器のブロック回路図であ
り、第２ｂ図は第２ａ図の回路の各点に生じる信号の波
形図であり、第３ａ図及び第３ｂ図は、第１ａ図及び第
１ｂ図の回路装置内のパルス整形器とＯＲ回路の入力側
との対応関係を示すパターン図であり、第４図は第１ａ
図の回路装置に使用されている周波数及び位相コンパレ
ータのブロック回路図であり、第５図は第４図の周波数
及び位相コンパレータにおいて発生する信号の波形図で
ある。 ６・・・発振器、３１・・・周波数コンパレータ、３２
〜３５．４２〜４９・・・切換装置、５０・・・位相コ
ンパレータ、５１〜５８・・・ＯＲ回ｊｌ、６１〜６８
・・・計数器、７１〜７９・・・シフトレジスタ、８１
・・・分周器、８２〜８５・・・ゲート回路、８６・・
・加算器、８７・・・和メモリ、８９・・・出力メモリ
１、ｌＯＯ・・・遅延素子チェーン、２０１〜２３２・
・・ＡＮＤ回路

Claims (1)

1. 【特許請求の範囲】 １、計数パルスを計数しかつ計数結果をデジタル信号と
   して送出する、信号の周波数の測定方法において、 計数パルスをクロックパルスから導出し、その際すべて
   の計数パルスの周波数はクロックパルスの周波数の倍数
   に相応し、かつ計数パルスを遅延素子チェーンの種々異
   なったタップにおいて発生させかつ複数の計数器を用い
   て計数しかつ信号の少なくとも１つの周期持続時間又は
   信号の周期持続時間の一部の経過後、計数器の内容をま
   とめることを特徴とする信号の周波数測定方法。 ２、正弦波状の信号の周波数の測定のために、そこから
   まず矩形形状信号を発生し、該矩形信号を計数パルスと
   論理結合する特許請求の範囲第１項記載の信号の周波数
   測定方法。 ３、周波数変調された信号の周波数の測定のために、周
   波数変調された信号を所属の搬送波と混合する特許請求
   の範囲第３項記載の信号の周波数測定方法。 ４、振幅制限された搬送波により振幅制限された周波数
   変調信号の周波数及び位相比較により、極性信号を取出
   す特許請求の範囲第３項記載の信号の周波数測定方法。 ５、計数パルスを計数しかつ計数結果をデジタル信号と
   して送出する、信号の周波数の測定方法であって、計数
   パルスをクロックパルスから導出し、その際すべての計
   数パルスの周波数はクロックパルスの周波数の倍数に相
   応し、かつ計数パルスを遅延素子チェーンの種々異なっ
   たタップにおいて発生させかつ複数の計数器を用いて計
   数しかつ信号の少なくとも１つの周期持続時間又は信号
   の周期持続時間の一部の経過後、計数器の内容をまとめ
   る、信号の周波数測定方法を実施するための回路装置に
   おいて、 クロックパルスを発生するために設けられている発振器
   （６）の出力側が遅延素子チェーン（１００）の入力側
   に接続されており、かつ遅延素子チェーン（１００）が
   ｎ個の素子（１０１乃至１３２）を有し、その際ｎは計
   数パルスの周波数とクロックパルスの周波数との比に相
   応し、かつ遅延素子チェーン（１００）の入力側並びに
   素子（１０１乃至１３２）の間にあるタップが、それぞ
   れのＡＮＤ回路（２０１乃至２３２）の第１入力側に接
   続されており、かつＡＮＤ回路（２１０乃至２３２）の
   第２入力側には、測定すべき信号の周波数を有する矩形
   形状電圧が加えられ、かつＡＮＤ回路（２０１乃至２３
   ２）の出力側は、ＯＲ回路（５１乃至５８）を介して計
   数器（６１乃至６８）の入力側に接続されており、該計
   数器の出力側は加算及び記憶回路（８６、８７、８９）
   に接続可能であるようにしたことを特徴とする信号の周
   波数測定回路装置。 ６、ＡＮＤ回路（２０１乃至２３２）の出力側とＯＲ回
   路（５１乃至５８）の入力側との間に、それぞれパルス
   整形器（３０１乃至３３２）が介挿されており、該パル
   ス整形器の第１出力側（４０１乃至４３２）からは供給
   されるパルスの前縁によってトリガされるパルスが送出
   され、第２の出力側（４０１′乃至４３２′）からは供
   給されるパルスの後縁によってトリガされるパルスが送
   出される特許請求の範囲第５項記載の信号の周波数測定
   回路装置。 ７、発振器（６）の周波数は、周波数コンパレータ（３
   １）及び位相コンパレータ（５０）を用いて制御可能で
   あり、かつ周波数コンパレータ（３１）にはクロックパ
   ルス及び基準周波数を有する信号が供給され、かつ位相
   コンパレータ（５０）にはクロックパルスがその都度、
   発振器（６）の出力側及び遅延素子チェーン（１００）
   の出力側から供給されかつ基準周波数とクロック周波数
   との差が前以て決められた値を上回ったかどうかに依存
   して、周波数コンパレータ（３１）から位相コンパレー
   タ（５０）に切換える切換装置（３２乃至３５、４２乃
   至４９）が設けられている特許請求の範囲第５項記載の
   信号の周波数測定回路装置。 ８、計数器（６１乃至６８）の出力側は周期的な切換ス
   イッチを介して加算及び記憶回路（８６、８７、８９）
   に接続されており、かつ切換スイッチには、切換パルス
   が分周器（８１）からゲート回路（８２乃至８５）を介
   して切換パルスが供給可能であり、その際分周器（８１
   ）の入力側は発振器（６）の出力側に接続されており、
   かつゲート回路（８２乃至８５）は、計数すべき時間区
   間の経過後に、切換スイッチに切換パルスが供給されか
   つ切換パルスの供給が、切換スイッチが切換サイクルを
   終了したときに、停止されるように、制御可能である特
   許請求の範囲第５項記載の信号の周波数測定回路装置。 ９、切換スイッチは、シフトレジスタ（７１乃至７９）
   及び計数器の出力レジスタ（６１乃至６８）によって形
   成されており、かつ切換パルスはシフトレジスタにクロ
   ックとして供給されるようになっておりかつシフトレジ
   スタ（７１乃至７９）を形成するフリップフロップの１
   つの出力側は、シフトレジスタの計数器のリセット入力
   側及びゲート回路（８２乃至８５）の制御入力側に接続
   されている特許請求の範囲第８項記載の信号の周波数測
   定回路装置。 １０、加算及び記憶回路（８６、８７、８９）は加算器
   （８６）、加算メモリ（８７）及び出力メモリ（８９）
   によって形成されており、かつ加算器（８６）の１つの
   入力側は切換スイッチを介して計数器（６１乃至６８）
   の出力側に接続されておりかつ加算器（８６）の別の入
   力側は加算メモリ（８７）の出力側に接続されており、
   かつ加算器（８６）の出力側には、加算メモリ（８７）
   の入力側が接続されておりかつ加算メモリ（８７）の出
   力側は出力メモリ（８９）の入力側に接続されている特
   許請求の範囲第５項記載の信号の周波数測定回路装置。