JPS62256542A - クロツク再生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は１つの伝送方向において、時分割多重アクセス
（ＴＤＭＡ）原理を用いる情報伝送系用に特に適したク
ロック再生回路であって、該伝送系は中央ステーション
と遠隔ステーションとを有し、各ステーションは少なく
とも１つの送信回路と少なくとも１つの受信回路を有し
、中央ステーションの送信回路より遠隔ステーションの
受信回路に伝送される情報は時分割多重化され、かつ少
なくとも１つの多重クロック信号を発生する位相ロック
ループによって同期化されており、一方遠隔ステーショ
ンの送信回路より中央ステーションの受信回路に送られ
る情報は前記ＴＤＭＡ原理によっており、少なくとも位
相比較器と、プログラム可能の分周器と、このプログラ
ム可能の分周器に基準信号を供給する発振器とを有する
クロック再生回路によって同期化されている伝送系用の
クロック再生回路に関するものである。

上述の如きクロック再生回路は、例えば米国特許第３．
９８３．４９８号に発表されており、既知である。この
米国特許のクロック再生回路では、非制御発振器の出力
信号を基準信号として使用し、この出力信号をプログラ
ム可能の分周器により分周し、次で位相比較器によって
２４にビット／秒の速度で２進情報成分を伝送する信号
と比較する。

この位相比較器の出力をプログラム可能分周器の分周率
を変化させる制御入力に帰還し、これによって入力情報
成分を同期に導く。

このように非制御発振器を使用する回路の第１の欠点は
、その出力に残留ジッタが残ることであり、これは情報
成分を有効かつ正確に取扱う為には許容できないもので
あり、とくに伝送速度が数Ｍビット／秒になるようなと
きには大なる問題となる。

またかかる既知の回路の第２の欠点は、位相比較器の出
力が“平滑化”されていないことであり、このため急速
かつ正確な同期を得ようとするとき、プログラム可能の
分周器の量子化が極めて粗（コーアース：　Ｃｏａｒｓ
ｅ）となることである。

本発明の目的は上述の如き回路において、既知の回路の
上述のような欠点を有さないものを得んとするにある。

かかる目的に対し、本発明によるクロック再生回路は、
急速リセットに対し二重ループに構成され、その第１ル
ープは、多重クロック信号にロックされ第２ループに基
準信号を供給する発振器を含み、該第２ループはとくに
位相比較器と、プログラム可能分周器とを含んでなるこ
とを特徴とする。

本発明の目的は、同期位相に割当られるオフテラ）　（
ｏｃｔｅｔｓ・・・８ビツト１組の意）の数に関し、有
効かつ急速なりロック再生を行いうるかかる回路を得る
ことにある。このオクテツト数はｌフレーム当たりの全
オクテツト数に比較してできるだけ少なくする必要があ
る。またこのクロック再生は、正確さの要求と、ジッタ
減少との要求とを満足させる必要がある。本発明の基本
的な考えは、安定かつ正確な多重クロック信号を使用し
、二重位相ロックループの有効な周波数設定を行い、か
く周波数の制御を行うこの二重ループによって急速な位
相リセットを行うにある。

さらに本発明によるクロック再生回路では、第２ループ
内のプログラム可能分周器の前位に、プログラム可能分
周器の入力情報を平均化するシーケンシャルディジタル
フィルタを設ける。このようにすることにより本クロッ
ク再生回路は、その周波数について有利かつ急速にセッ
トされ、また位相についても正確にセットされる。

また本クロック再生回路は、制御発振器によって発生さ
れる基準信号の周波数は前記多重クロック信号の周波数
の倍数とする。かくするとクロック再生の時間的正確さ
が向上する。これは二重ループの多重クロック信号への
ロックが高周波で行われるからである。

以下図面により本発明を説明する。

第１図は本発明によるクロック再生回路を１吏用する情
報伝送系を略図的に示す図である。この伝送系は例えば
一般に付落用電話装置に使用される１点より多点方式の
無線中継装置等である。この場合単一の中央ステーショ
ン１がｎ個の遠隔ステ−ジョン、例えばレピータ（中継
）ステーション２及び端末ステーション３．　４．’５
．・・・等と通信を行うものである。加入者数及びサー
ビス領域の形態に応じ、本伝送系内には１個または複数
個のレピータステーションを設けることもでき、または
これらのレピータステーションを全く設けないこともて
きる。

中央ステーション１の中央ユニット１０により伝達され
る情報成分は２送信号Ｂプラスクロック信号Ｈの形とし
て送信回路１１の変調器に供給され、この２送信号Ｂレ
ピータステーション２の受信回路２０　（または複数個
のレピータステーションがある場合は複数個の受信回路
）へ伝送される。

位相ロックループ２０１によって再生された２送信号Ｂ
及びクロック信号Ｈは送信回路２１へ送られ、これより
これらの２進情報成分は端末ステーション３．　４．　
５．・・・の各受信回路３０．４０゜５０、・・・へ伝
送される。

以上の如くして中央ステーション１は情報を多方向へ、
かつ同時にｎ個の遠隔ステーションへ伝送し、これらの
遠隔ステーションは自分宛の情報成分を選択する。この
伝送形態の伝送方向を多重伝送方向と定義する。

逆に遠隔ステーションの理由によって、全ての情報を同
時に伝送し得ない場合には、これらの遠隔ステーション
はそれらに割当てられた特定の時間間隔を有しており、
これらの時間間隔中で遠隔ステーションは情報を中央ス
テーションに伝送しつるようにする。この技術は、時分
割多重アクセス（ＴＤＭＡ）として知られるものであり
、この伝送形態の伝送方向をＴＤＭＡ伝送方向と定義す
る。

各遠隔ステーションにより送出される情報を一般にパケ
ットと称される時間長で区分する。

このパケット数は、その系が取扱いうる電話チャネルの
数に関連（リンク）する。電話チャネルに加えて一定数
のパケットをその系の運営用に配置する。例えば、２つ
のパケットを制御（マネージメント）用に割り当て、３
０ｆｌ！Ｉのパケットを電話チャネル伝送用に使用する
とすると全体では３２パケツトが必要となる。各パケッ
トに対し、伝送すべき情報に関するオクテツト数を選択
し、実際の伝送期間が送信回路及び受信回路を動作させ
るに必要な時間に対し充分に長くかつパケット内に情報
を配置するに必要な時間の点では充分に短くなるように
し、電話通路中における妨害エコーが生じないようにす
る。このようにして純粋情報の６４オクテツトの長さが
例えば８ｍ５（ミリ秒）のパケット伝送時間に対応する
如くする。例えば８個とするサービスオクテツトをこれ
ら情報オクテツトに加え、これによって伝送効率を改良
し、伝送速度を増大させる如くする。一定数のサービス
オクテツトを実際上のクロック再生用に予定しておく。

端末ステーション３．　４．　５．・・・、の送信回路
３１．４１．５１．・・・、によってこれらの異なるパ
ケットがレピータステーション２の受信回路２２　（１
個以上のレピータステーションがある場合には複数個の
受信回路）へ送信される。然る後レピータステーション
２の送信回路２３は、パケットを中央ステーション１の
受信回路１２へ送信する。

本発明によれば、特に１伝送方向において時分割多重ア
クセス（ＴＤＭＡ）原理を用いる情報伝送系に適してい
るクロック再生回路を設ける。この伝送系は中央ステー
ション（１）と、遠隔ステーション（２，３，４，５，
・・・）を有しており、各ステーションは少なくとも１
つの送信回路（１１，２１，２３，３１，４１，５１，
・・・）と受信回路（１２，２０，２２，３０，４０，
５０゜・・・）を有しており、中央ステーション１の送
信回路１１により送信される情報成分は遠隔ステーショ
ン（２，３’、　　４．　５．・・・）の受信回路（２
０゜３０．４０．５０．・・・）へ送られ、この情報は
時分割多重であり位相ロックループ（第２図２０１）に
よって同期化され、このループは特に多重クロック信号
を発生するものである。一方遠隔ステーション（２，３
，４，５，・・・）の送信回路（２３゜３１．４１，５
１．・・・）より中央ステーション１の受信回路（１２
）へ伝送される情報成分はＴＤＭＡ原理によっており、
クロック再生回路（１３，２４）によって同期化される
。このタロツク再生回路は少なくとも位相比較器とプロ
グラム可能な分周器とこのプログラム可能分周器に基準
信号を供給する発振器を有し、このクロック再生回路（
１３，２４）は二重ループ（第３図につき詳細説明）と
して構成され、これは急速位相リセット用として第１ル
ープは多重クロック信号Ｈにロックされた発振器を含み
、またこのループ自体は基準信号を第２ループに供給し
、この第２ループは特に位相比較器とプログラム可能な
分周器とを含んでなることを特徴とする。

即ち、パケット伝送中においては、情報成分は送信回路
（２３，３１，４１，５１，・・・）の変調器に２進信
号プラス（＋）、クロック信号（Ｂ＋Ｈ）の形態で供給
され、このクロック信号Ｈのみがサンプル瞬時を固定す
るために設けられている。

ステーション（１，２，・・・）の受信フェース中にお
いては、情報成分は受信回路（１２，２２゜・・・）の
復調器に入力に対し、２進信号Ｂ′プラスクロック信号
Ｈ′と同じフォーマットで供給する必要がある。２進信
号Ｂ′のみが無線送信されるため、クロックＨ′は復調
２進信号の伝送された部分より再生される必要がある。

即ち、クロック再生動作を行う必要がある。

この動作を正しく行うため、通話信号に対応する２進情
報信号でこれを行うことはできない。その理由は各伝送
ビット毎に転移点の伝送が行われる確率は極めて小さい
からであり、通話信号内においては１または００つづ（
順列が生ずることがかなり多いからである。この目的の
ため各伝達パケットの開始点においてクロックオクテツ
ト（３ビツト）を伝送する。かくすると各伝送ビットに
転移点が生じ、必要なりロック再生フェースはこれらの
オクテツトを受信した後において行いうる。

使用伝送系としては４状態変調（４０Ｍ＝４状態直交振
幅変調、但し本発明はこれに限定されない）が好適であ
る。この場合２つの半分の速度の２進フレームが受信さ
れ、送信された転移点の半分の数のみが受信されるが、
受信される回数は２倍となる。

すなわちＴＤＭＡ伝送において、例えばクロック再生用
に５オクテツトを予定したとすると、４０ビツトまたは
２ｘ２０転移点が受信回路の出力に表われる。位相ロッ
クループによるクロック再生の場合において、正確な周
波数安定性と同時に極めて急速な位相再生との両方とも
を実現しようとするのはやや希望的あるいは理想に過ぎ
た考えであり、これに気づいた本発明者はこれら２つの
機能を分離した方が有利であることを発見したのである
。レピータステーション２の位相ロックルー２０１によ
って再生された多重クロック信号Ｈをクロック再生回路
２４内で有効に周波数設定のために使用する。この多重
クロック信号Ｈをクロック再生回路２４の第１入力に供
給し、その第２入力には受信回路２２の復調器によって
復調された２進信号（２進データ流）が供給される。こ
のためこのクロック再生回路２４の周波数は急速位相リ
セットによって制御される。一般の場合のように、複数
個のレピータステーションがある場合にはこれと同じこ
とが中央ステーションについても云いうる。中央ステー
ション１の中央ユニット１０に付属している論理回路に
よってクロック信号Ｈが直接クロック再生回路１３０入
力に送られ、これによって有効に周波数決定を行う。一
方受信回路１２の復調器で復調された２進信号（２進デ
ータ流）はクロック再生回路１３の第２入力に供給され
、このクロック再生回路１３が急速位相ｔ１セットを行
う。

第２図は中央ステーションより遠隔ステーションへの伝
送方向に使用される位相ロックループを示す。すなわち
多重伝送方向における位相ロックループを示すものであ
る。第１図の位相ロックループを第２図を参照してその
概略を説明する。この位相ロックループは、この他にも
遠隔ステーション（３，４，５，・・・）の各受信回路
（３０゜４０．５０・・・）にも多重伝送方向のクロッ
ク再生のために設けられている。

Ｔ　Ｄ　Ｍ　Ａ伝送方向と多重伝送方向の両者において
、クロック再生には種々の問題がある。しかし後者の多
重伝送方向では、送信ステーションは１つのみであり、
同期は常に同じ位相で行われる。

これに反し、Ｔ　Ｄ　Ｍ　Ａ伝送方向では各パケットの
スタート点で同期を行う必要がある。この場合、急速位
相再生に存する問題は存しない。また多重伝送方向では
、充分大なる慣性をもった位相ロックループを用いて適
当な周波数安定性を確保することができる。この周波数
安定性をＴＤＭＡ伝送方向に利用する。これは各ＴＤＭ
Ａ受信回路（第１図、１２．２２）には多重送信回路（
第１図、１１．２１）が対応して設けられており、その
多重クロック信号Ｈは中央ステーション１の中央ユニッ
ト１０に付属の論理回路によって形成される信号である
かあるいはレピータステーション２の受信回路の位相ロ
ックループ２０１の出力に存する再生信号であるからで
ある。

受信回路２０の復調器は位相ロックループ２０１の入力
に周波数Ｈ／４０２つの２進データ流Ａ。

及びＢＭ　　（４相変調による）を供給する。位相ロッ
クループ２０１の入力は演算１ｄ／ｄｔ１　（ｄ／ｄｔ
の絶対値）を遂行する微分回路２０１０で構成され、こ
の回路は２つの２進データ流Ａｌｌ及びＢ）１の全転移
を発見することにより、これらの成分に含まれているク
ロック情報を再生することを目的としている。

この微分回路２０１０の出力を位相比較器２０１１の入
力にＨ／２の速度のクロック情報成分として供給し、こ
の位相比較器２０１１の出力をサンプル保持回路２０１
２の入力に接続する。この微分回路２０１０の第２出力
は、転移点の欠除が検出された時に発生される制御信号
ＡＴの助けによりサンプル保持回路２０１２の開放点を
制御する。このサンプル保持回路２０１２は転移点の欠
除におけるループ電圧を実際上蓄積する作用を行う。サ
ンプル保持回路２０１２の出力を電圧制御発振器２０１
３の入力に接続し、その出力には８Ｈの周波数の信号が
生ずる。クロック信号Ｈを再生するためにはこの発振器
２０１３の出力信号を８分周回路２０１４て８分割し、
これによりその出力に前記クロック信号Ｈが生ずる。こ
の出力信号をさらに位相比較器２０１１に伝達する。実
際にはこのクロック信号を分周器２０１５によって２分
し、この周波数Ｈ／２の信号を位相比較器２０１１の第
２入力に供給し、これを同じ位相比較器の第１入力に存
する周波数Ｈ／２の信号と比較する。従ってこれにより
実現される位相ロックループ２０１のパラメータは周波
数安定性とこの安定性を得るために必要なアクイジショ
ンタイム（再生時間）との間の最も良好な妥協点を得る
よう最適の状態とする。

第３図はＴ、　Ｄ　Ｍ　Ａ伝送方向に使用される本発明
によるクロック再生回路を示し、本回路はレピータステ
ーション２に設けられた番号２４で示すもの、及び中央
ステーション１に設けられた番号１３で示すものに対応
する。ＴＤＭＡクロック再生の問題点はレピータステー
ション又は中央ステーションのみにおいて生ずる。第３
図において示すクロック再生回路２４は２つのループよ
りなり、第１のループ２４Ａは第２図につき説明した位
相ロックループ２０１と非常に類似している。その主な
相異点は微分回路或いはサンプル保持回路を備えていな
い点である。この場合これら回路は不要である。即ちこ
の第１ループは本発明における基本的構想によって多重
クロック信４Ｈに有利に同期されており、この場合常に
全てのクロック転移点が存在するからである。即ち、レ
ピータステーション２内において本回路の入力における
クロ、ツク信ＯＨは位相ロックループ２０１の出力に再
生されたクロック信号である（中央ステーション１にお
いては再生回路１３の入力における信号は中央ユニット
１０に付属する論理回路により直接送出されるクロック
信号Ｈである）。このようにして第１ループ２４Ａの入
力に供給されるクロック信号Ｈはこの第１入力２４Ａ内
で分周器２４１によって２分周される。分周器２４１の
出力は位相比較器の入力に接続され、ここにはＨ／２の
周波数の信号が加わる。この位本目比較器２４２の出力
は電圧制御発振器２４３の入力に接続されており、その
出力には８Ｈの周波数を有する信号が生ずる。次いで分
周回路２４４によってこの発振器２４３の出力信号を１
６分割し、その出力を位相比較器２４２の第２入力に帰
還し、この周波数Ｈ／２の信号を同じ比較器２４２の第
１入力に存在するＨＩ３の周波数の信号と比較する。こ
れによって最適な周波数設定を達成する。急速位相再生
のため、第２ループ２４Ｂによって使用される信号は第
１ループ２４Ａにより処理された発振器２４３の出力信
号であり、その周波数は正確に設定されている信号であ
る。この周波数８Ｈの信号を周波数増倍回路２４５によ
って２倍し、１６Ｈの信号を得ることによって１／３２
ビツトの正確な修正を行うことができる（１／３２ビツ
トはＨＩ３に対し規定される）。ＴＤＭＡ原理により、
ステーションの遅延を制御する系の動作に必要とする正
確さは１／８ピツ）　＜ＨＩ３に対応）の正確さである
ため、この位相制御に関する正確さは極めて有利に４倍
の改良が得られることに注意されたい。従ってＴ　Ｄ　
Ｍ　Ａ伝送方向内のクロック再生の精度は受信されたデ
ータのローカル信号の急速位相リセットと同程度にまで
減少させることができる。受信回路２２の復調器は周波
数Ｈ／４０２つの２進データ流ＡＡ及びＢｌｌ　　（こ
れは４相変調による）を第２ループ２４Ｂの入力に供給
する。

第２ループの入力はｌ　ｄ／ｄ　ｔ　ｌ　　（ｄ／ｄ　
ｔの絶対値）の演算を行う微分回路２４６によって構成
され、この回路は２つの２進データ流ＡＡ及びＢＡ内に
含まれているクロック情報成分をその入力に存する信号
の転移点を発見することによって再生する。この微分回
路２４６により出力されるクロック情報成分をＨＩ３の
速度で位相比較器２４７の第１入力に供給し、その第２
入力にはＨＩ３の信号を供給し、これを第１入力に存す
る信号と比較する。比較器２４７の第２入力に供給され
た比較信号は、プログラム可能な分周器２４８により供
給されたものであり、この分周器は３０，３１゜３２．
３３又は３４の分周を行いうるものである。

このプログラム可能な分周器２４８はその１つの入力に
周波数１６Ｈにセットされた基準信号を受信し、この基
準信号は第１ループの増倍回路２４５の出力に存するも
のであり、これによって第１ループと第２ループとをリ
ンク接合する。この周波数１６Ｈの信号はさらに位相比
較器２４７にも供給し、これをシーケンスクロックとし
て使用する。位相比較器の入力に存する周波数Ｈ／２の
信号の位相が同一である場合は、プログラム可能な分周
器２４８は周波数１６Ｈを３２で分割し、またかく分割
した周波数１６Ｈの信号が回路２４６の出力に存するＴ
ＤＭＡ信号の位相に比較して遅れている時は、３０また
は３１で分割し、ＴＤＭＡ信号の位相の進みをオフセッ
トする如くし、また分割後の周波数１６Ｈの信号が回路
２４６の出力に存するＴＤＭＡ信号の位相に比較して進
んでいる時は３３または３４で分割してＴＤＭＡ信号の
位相遅れをオフセットする如くする。かくすることによ
りＴＤＭＡ信号に関し常に位相は正確に修正され、この
処理について第４ａ図を参照してさらに詳述する。第４
ａ図は位相比較器２４７の出力情報が位相進み、位相遅
れまたは同相である場合を示している。中央ステーショ
ン１のクロック再生回路１３は上に説明したクロック再
生回路２４と全く同一であること極めて明白である。

本発明のさらに別な特徴としてクロック発生回路は第２
ループに特にプログラム可能な分周器を含んでおり、こ
のプログラム可能な分周器の前にシーケンスシャル　デ
ジタルフィルタを配置する。

実際上位相比較器２４７に供給される位相の遅れ、進み
または同相という情報でプログラム可能な分周器２４８
に供給される情報は分周率を制御情報として直接使用す
るには、あまりに粗であり、このため、これらの情報成
分はシーケンシャルデジタルフィルタ２４９によって平
均化し、これは比較器より受信する情報成分を以下第５
ｂ図につき説明する順番によってこれを解釈する。この
シーケンスシャル　デジタルフィルタは１６Ｈの周波数
の信号も受信し、これはシーケンスクロックとしての作
用も行う。

位相比較器２４７の出力をシーケンシャル　デジタルフ
ィルタ２４９の入力に接続する。このフィルタ２４９の
出力には分周率が生じ、この信号をプログラム可能な分
周器２４８の入力に供給する。このプログラム可能な分
周器２４８はこのような制御信号の帰還供給によって受
信回路２２の入力に接続された出力には、同じ遠隔ステ
ーションより到来するパケットを読み取るのに必要なＴ
ＤＭＡクロックのクロック信号Ｈ′を生じ、次いでこの
出力は他の遠隔ステーション等より伝送されるパケット
を読み取るため、全く同じ工程によって再調整される。

このクロック信号Ｈ′は周波数に関してはタロツク信号
Ｈと同じであるが、その位相は入力データ信号の位相に
ロックされている。

分周率が３０．−３１．−３２．−３３゜−３４にプロ
グラム可能な分周器２４８の動作は例えば縦続に接続さ
れた２組の４ビツトカウンタにより構成される８ビツト
カウンタで形成され、次の表に応じて、それぞれ対応の
１０進位置２２６．２２５，２２４，２２３．２２２に
帰還を行う。

上述の表において、また上述の状態においてプリセット
した瞬間における（１０進）カウンタ値（またはカウン
タ位置）が２５５であるときは次の状態を示す。

３０による分割はカウンタ値２２６に対応する。

３１による分割はカウンタ値２２５に対応する。

３２による分割はカウンタ値２２４に対応する。

３３による分割はカウンタ値２２３に対応する。

３４による分割はカウンタ値２２２に対応する。

前に掲げた表を注意してみると、カウンタ値２２２．２
２３，２２４，２２５，２２６に対してはビット７及び
８は常に１状態である。従ってこれら２つの互いに接続
された入力には高レベルが連続的に供給されている。さ
らにビット５及び６は常に互いに相補関係にある。また
ビット５はビット３及び４と常に同じ状態である。従っ
てこれらのピッ）３．　４．　５に対応する入力は互い
に接続し、またビット５に対応する入力はインバータ回
路を通じてビット６の対応入力に接続する。

ピッ）１．　２．　３に対応する入力はそれぞれシーケ
ンシャルディジクルフィルタ２４９の分周率制御出力に
接続する。従ってピッ）１．　２．　３に対応する入力
にそれぞれ次のものが供給されたときは次の如くなる。

２進値０１１は分周率３４に対応する。

２進値１１１は分周率３３に対応する。

２進値０００は分周率３２に対応する。

２進値１００は分周率３１に対応する。

２進値０１０は分周率３０に対応する。

このようにして得られたプログラム可能な分周器２４８
のクロック入力信号は、増倍回路２４５の出力に存する
１６Ｈの周波数を有する信号であり、受信回路２２　（
第１図）に向けて伝送される周波数Ｈの信号は第４ラン
ク（ビット４）の出力に存在し、位相比較器２４７の第
２入力に供給されるＨ／２の位相リセットクロック信号
はランク５　（ビット５）に存在する。

第４ａ図は第２ループ２４Ｂに１吏用される位相比較器
の状態図である。第４ｂ図はこの位ｔＵ比較器２４７の
詳細な回路図である。この位相比較器２４７はディジタ
ル位相比較器であり、これはシーケンシャル自動装置に
よって構成される。このシーケンス用クロックは、１６
Ｈの周波数の信号であり、自動装置の入力に供給される
インパルスは一方において微分回路２４６によって行わ
れる受信データ信号内の転移点の検出により生じ、また
他方においてはプログラム可゛能な分周器２４３のラン
ク５出力における位相リセットクロツタ信号より得られ
る。

この出力は、次の３つの可能な状態の１つに関するパル
スを伝達する。これらは位相進み（ＬＥＡＤ）、位ト目
遅れ（ＬＡＧ）　、同相（ＥＱＵＡＬＩＴＹ）であり、
入力におけるシーケンスの読みによって定まり、以下に
説明する状態図に応じて得られるものである。

以下の説明の理解を容易にするため微分回路２４６によ
って受信されるデータ及び出力される信号に対応するイ
ンパルス信号をＨｌまたはＨｌとする。（これらはそれ
ぞれ高状態または低状態によって定まる。）またこれら
の持続時間はシーケンスクロツタの１周期に等しいもの
とする。さらに分周器２４８より出力される位相リセッ
トクロツタ信号をＨ２またはＨ２とする。（これらはそ
れぞれ高状態または低状態によって定まる。）これらの
信号Ｈ１，Ｈ１，Ｈ２，Ｈ２が入力の変数である。

第４ａ図において６つの状態が例えば３個のＤ形フリッ
プフロップ（ＦＦＩ、ＦＦ２．ＦＦ３）によって定めら
れ、これらは周波数１６Ｈの信号速度でクロックを与え
られている。状９ＥＱは初期状態である（回路の起動時
の瞬時の状態またはサイクルの復帰瞬時の状ｇ）。この
場合利用可能な情報が８１．Ｈ２であるとすると次の状
態は状ＢＥ１となる。これはデコード用論理回路（ブロ
ックＬｌ）によってデコードされた状態である。

このデコード用論理回路は例えば入力に前述の入力変数
が加えられ、出力は３つのＤフリップフロップの出力状
態が伝送される論理回路のアレイによって構成される。

これらのＤフリップフロップの出力状態は論理ブロック
Ｌ　１を通じレジスタＲＥに伝達され、このレジスタＲ
Ｅは有効な情報を前述のシーケンシャル　ディジタルフ
ィルタに伝達する。これらの情報は例えば遅延ＤＥ、位
相進みＡ１同相Ｐ１ポジショニングＣ１シーケンシ丁ル
　ディジタルフィルタの入力に設けたパルスカウンタの
ゼロ・リセットＲＣ及び信号Ｈ１の欠除を表示するＴ等
である。回路が最初に駆動されるか、またはサイクルの
初めにおいてこれらのフリップフロップはゼロ・リセッ
トされる（同期パルスの信号Ｒ）。

従って状態Ｅ０において情報ＨＩＨ２がデコードされる
と位相比較器の出力レジスタのゼロリセット信号ＲＣは
シーケンスクロックの同期中に高状態にセットされ、シ
ーケンシャルディジタルフィルタの入力におけるパルス
カウンタのゼロリセットを行う。情報ＨＩＨ２は受信デ
ータのクロックＨ１がクロック信号Ｈ２より進んでいる
ことを表示するため、位相比較器のレジスタＲＥの出力
Ｃはクロックド２自体が生ずるまでシーケンスクロック
（１６Ｈ）の周期をパルスカウンタがカウントできない
状態にセットされる。上述の瞬時は状態Ｅ２への転移点
であって、この時において出力ＬＥＡＤ　（出力Ａ）へ
のセットが行われ、これはシーケンシャル　ディジタル
フィルタ内のカウンタに接続され、ＬＥＡＤ型情報をこ
れによってカウントする。信号Ｈ１が低状態であり、信
号Ｈ２が同じく低状態となると位相比較器は状態ＥＯに
もどる。しかしながら信号Ｈ１が依然として高状態であ
る間に信号Ｈ２が低状態となると二重転移が検出される
。これはパルスカウンタをゼロ・リセットし、状態Ｅ１
に復帰させ、これに続いてクロックＨ２が再び高状態に
移行すると、状態Ｅ２への転移が生じ、このサイクルは
前述したクロックＨ１がクロック信号Ｈ２より前に低状
態に変化したサイクルと同じになる。

情報ＨＩＨ２が再び現れた場合も同じ工程がこれに続い
て生ずる。

状態ＥＯにおいて情報Ｈ２Ｈ１がデコード（復号）され
ると位相比較器の出力レジスタＲＥのゼロ・リセットＲ
Ｃが同時に高状態にセットされ、シーケンシャルディジ
タルフィルタの入力のパルスカウンタのゼロ・リセット
を行う。位相比較器のレジスタＲＥの出力Ｃはインパル
スカウンタが信号周波数１６Ｈの速度でカウントしてい
るとするとセットされる。これは状態Ｅ３への転換であ
る。クロック信号Ｈ１が上昇する前にクロック信号Ｈ２
が下降するとカウンタはカウントを停止し、Ｈｌ（Ｔ）
の転移の欠除が検出される。この情報はシーケンシャル
ディジタルフィルタのパルスカウンタに転送され、状態
ＥＯへの復帰が生ずる。

これと反対にクロック信号Ｈ２の下降前にクロック信号
Ｈ１が上昇すると、この時の入力情報Ｈ２Ｈ１はクロッ
ク信号Ｈ１がクロック信号Ｈ２より遅れ（ＬＡＧ）を表
示し、レジスタＲＥの出力Ｃにより制御されるパルスカ
ウンタは前記クロック信号Ｈ１の上昇の瞬時にカウント
を停止する。

これは状ｊ３　Ｅ　４への転移であり、この間にＬＡＧ
型情報をカウントするシーケンスディジタルフィルタ内
のカウンタに接続された出力ＬＡＧ　（出力ＤＥ）への
セットが行われる。信号Ｈ１が下降すると位相比較器は
状態ＥＯにもどる。情報Ｈ２）（１が再度現われると同
じサイクルが繰り返される。

最後に状態ＥＯにおいて情報ＨＩＨ２がデコードされる
とこれと同時に位相比較器の出力レジスタＲＥのゼロリ
セットＲＣが高状態にセットされ、シーケンシャルディ
ジタルフィルタの入力のインパルスカウンタのゼロリセ
ットが行われる。この場合の入力情報はクロック信号Ｈ
１及びＨ２が同時に高状態に変化し、かつこれらは同相
であることを表示する。これは状ｇＥ５への転移であり
、この間に出力ＰＨＡＳＥ−ＥＱＵＡＬＩＴＹ　（出力
Ｐ）へのセットが行われる。この出力はシーケンシャル
　ディジタルフィルタ内てＰＨＡＳＥ−ＥＱＵＡＬ−Ｉ
ＴＹ型情報のカウントを行うカウンタに接続される。ク
ロック信号Ｈ１及びＨ２が下降すると位相比較器は状態
ＥＯへもどる。このサイクルは情報ＨＩＨ２が再度現れ
るまで反復される。

このようにしてシーケンシャル　ディジタルフィルタの
前位にディジタル位相比較器が設けられており、これよ
りフィルタに対しＬ　Ｅ　Ａ　Ｄ。

ＬＡＧ、ＰＨＡＳＥ−ＥＱＵＡＬＩＴＹの情報を供給す
る。この装置はシーケンシャル　ディジタルフィルタの
パルスカウンタのゼロ・リセットも行う。この回路はさ
らにカウント情報をパルスカウンタに転送する。これに
よって２つのクロック信号Ｈ１及びＨ２の立上がり縁部
間のシフト（偏移）を決定することができ、この情報を
ＬＥＡＤ型情報の同時転送があった場合、３０分割ま、
たは３１分割を定めるに使用し、さらにＬＡＧ型情報の
同時転送があった場合、３３分割たは３４分割のいずれ
を行、うかを定めるに使用する。

ＰＨＡＳＥ−ＥＱＵＡＬ　ＩＴＹ型の情報が転送された
場合３２分割が行われる。最後にこのディジタル位相比
較器は転移の欠除が検出された時（状ＱＥ３より状態Ｅ
Ｏへの変化）プログラム可能な分周器をこの情報を使っ
て３２分割に再調整することが可能である。

第５ａ図はディジタル位相比較器２４７とプロダラム可
能な分周器２４８との間に有利に設けうるシーケンシャ
ル　ディジタルフィルタ２４９の状態図である。第５ｂ
図はこのシーケンシャルディジタルフィルタ２４９の詳
細回路図である。

このシーケンシャル　ディジタルフィルタ２４９はさら
にシーケンスクロック信号が１６Ｈの周波数信号である
シーケンシャル自動装置によって構成される。この自動
装置は、ディジタル位相比較器２４７の情報出力を直接
または間接にその入力に受信する。直接使用される情報
は同相（ＰＨＡＳＥ−ＥＱＵＡＬ、ＩＴＹ）情報Ｐと、
転移点欠除情報Ｔであり、間接に使用される情報はＬＥ
ＡＤ　（Ａ）　、ＬＡＧ　（ＤＥ）及びカウント情報Ｃ
である。これら上述の３つの情報は、ＬＥＡＤ型情報を
カウントするカウンタＣ１、ＬＡＧ型情報をカウントす
るカウンタＣ２、及び第４図について上述したパルスカ
ウンタＣ３等の対応カウンタをそれぞれ通過した後に使
用される。

同相情報ＰのカウントはカウンタＣ４によって行われる
。

このシーケンシャル　ディジタルフィルタは次の基準に
よってこの位相比較器よりの出力情報を解釈する。

ＬＥＡＤ型の４パルスがカウントされるか、２つのＬＥ
ＡＤ型パルスが受信されその偏差が８ビツト以上である
ときは、検出偏差が８ビツトより大またはこれに等しい
ときに３０分割の指令が発出され、検出偏差が８ビツト
より小であるときに３１分割の指示が発出される。なお
これらのすべては、ＬＥＡＤ型情報が受信された場合で
ある。

Ｌ　Ａ　Ｇ型情報が１つ受信されるか、ＰＨＡＳＥ−Ｅ
ＱＵＡＬＩＴＹ情報が１つ受信されるとプログラム可能
分周器は直ちに３２分割位置に再調整される。

ＬＡＧ型情報の４パルスがカウントされるか、ＬＡＧの
２パルスが同時に受信され、偏差が８ビツト以上のとき
は、偏差が８ビツトより大または等しいの検出に対し３
４分割が指令され、検出偏差が８ビツトより小に対し３
３分割が指令される。

これはすべてＬＡＧ型情報が受信されたときである。Ｌ
ＥＡＤ型の１つの情報が受信されるか、ＰＨＡＳＥ−Ｅ
ＱＵＡＬＩＴＹ型情報が１つカウントされると、プログ
ラム可能の分周器は３２分割位置に再調整される。

６つのパルスがカウントされ、これらのうちＬＥＡＤ又
はＬＡＧ型の何れもが優勢（多数）でないとき（すなわ
ち、ＬＥＡＤ３パルス、ＬＡＧ３パルスの場合）シーケ
ンスは再開始され、３２分割の指示が発せられる。

終りにＰＨＡＳＥ−ＥＱＵＡＬ　ＩＴＹ型のパルスが受
信されると、３２分割の指令が出される。

この型の３つのパルスの受信後、ＬＥＡＤ、ＬＡＧ又は
ＰＨＡ’５Ｅ−ＥＱＵＡＬ　ＩＴＹ情報をカウントして
いるカウンタはゼロ・リセットされる。　　　　　　　
　　　　　　　　　　　　　　。

以上説明したように、シーケンスシャルディジタルフィ
ルタは有利かつ急速にかなりの大きさの位相偏移を修正
する。例えばＬＥＡＤ又はＬＡＧ型の１６個の情報パル
スの受信中における１６ビツトの偏移、すなわち４０の
利用可能ビット（２×２０転移点）中３２クロックビッ
トの修正ができ、必要による位相制御に８ビツトまたは
２×４転移が修正されずに残る。このフィルタはディジ
タル位相比較器の出力情報の平均化演算を行うことによ
り有効にフィルタ作用を行う。この情報は極めて粗（大
まか）であり、プログラム可能分周器の分周コマンドに
直接使用するには不適当である。

第５ａ図に示した状態図は、３つの状態Ｅ′０゜Ｅ’　
　ｌ及びＥ’　２がそれぞれ３２分割、３０又は３１分
割、３３又は３４分割に対応することを示している。こ
れらの３つの状態は、周波数１６Ｈの信号速度でクロッ
クを与えられている２個のＤ型フリップフロップ（ＦＦ
４．ＦＦ５）によって形成される。この１６Ｈの周波数
を有する信号をＬＥＡＤカウンクＣツクＬＡＧカウンタ
Ｃ２及びＰＨＡＳＥ−ＥＱＵＡＬ　ＩＴＹカウンタＣ４
、並びにカウンタＣ３のクロック信号として使用する。

これらの各状態はデコード論理回路（ブロックＬ２）に
よってデコードされる。この回路は、例えば入力に３つ
のＬＥＡＤ、’ＬＡＧ、ＰＨＡＳＥ−ＥＱＵＡＬＩＴＹ
のカウンタの出力状態が供給され、□さらに入力に２つ
のＤ・フリップフロップの出力状態が供給される論理回
路のアイレ（配列）によって形成される。このデコード
論理回路Ｌ２は３つのカウンタＬＥＡＤ　（信号ＲＡで
）、ＬＡＧ　（信号ＲＤで）　、ＰＨＡＳＥ−ＥＱＵＡ
ＬＩＴＹ　（信号ＲＰで）のゼロ・リセットを行うこと
もでき、またこの回路Ｌ２の３つの出力よりプログラム
可能分周器への指令Ｄｉ、Ｄ２．Ｄ３を発出する。パル
スカウンタＣ３は位相シフト　（偏移）が８ビツトより
大であるか、等しいかを決定することができ、これと同
時にＬＥＡＤカウンタＣ１が少なくとも２つのパルスを
カウントしたときは、３０分割を指令し、またこれと同
時にＬＡＧカウンタＣ２が少なくとも２つのパルスをカ
ウントしたときは３４分割を指令するための何れかの必
要な情報を供給する。

本装置は駆動されると、２個のＤ−フリップフロップ（
ＦＦ４．ＦＦ５）はゼロ・リセットされ（同期パルスの
信号Ｒ）、４個のカウンタＣ１゜Ｃ２，Ｃ３，Ｃ４も同
様にゼロ・リセットされる（論理回路Ｌ２より生ずる信
号ＲＡ、　ＲＤ、　　ＲＰ及び信号ＲＣ）。従ってこの
装置の起動時は３２分割に対応する。転移点Ｔの欠除を
表示する各情報はカウンタＣ１，Ｃ２，Ｃ４をリセット
することなしに３２分割を生ずる。この３２分割は状態
Ｅ’　　０によって表される。この状態Ｅ’　　０は、
６個の連続パルスの受信後において、３個のパルス（３
Ａ）がＬＥＡＤカウンタでカウントされ、３個のパルス
（３ＤＥ）がＬＡＧカウンタでカウントされたか、又は
その逆である場合には状態の移行が留保される。これら
の６パルスのカウントの終わりに右いて、ＬＥＡＤカウ
ンタ（ＲＡ）及びＬＡＧカウンタ（ＲＤ）のゼロリセッ
トが行われる。

ＬＥＡＤカウンタＣ１によってＬＥＡＤ型の４パルス（
４Ａ）がカウントされるか、ＬＥＡＤ型の２パルスがカ
ウントされて８ビツトを超える偏移（２Ａ＞８）が存す
るときは、状ｇＥ’ｌへの転換が生ずる。これはパルス
カウンタＣ３が８ビツトより大であるか８ビツトに等し
い偏移を記録したときは３０分割を指令し、偏移が８ビ
ツトより小であるときは３１分割を指令するように変化
することを意味する。状態Ｅ’ｌにおいて、カウンタＣ
４が１度ＰＨＡＳＥ−ＥＱＵＡＬ　ＩＴＹ（ＩＰ）を検
出すると、Ｅ’　　Ｏ状態（３２分割）への復帰が行わ
れ、同時にＬＥＡＤカウンタ（ＲＡ）とＬＡＧカウンク
ツクＲＤ）のゼロ・リセットが行われる。またこれと同
様に状態Ｅ’　　１において、ＬＡＧ型カウンタＣ２に
よって１つのＬＡＧ型情報がカウントされると、Ｅ’　
　０状態への復帰が行われ（３２分割）同時にＬＡＧカ
ウンタ（ＲＡ）のゼロ・リセットが行われる。

反対にＬＡＧカウンタＣ２によってＬＡＧ型の４パルス
（４ＤＥ）がカウントされるか、またはＬＡＧ型の２パ
ルスがカウントされ、８ビツトより大なる偏移が存する
ときは（２，ＤＥ＞８）　、状態Ｅ’２への転換が行わ
れる。これはパルスカウンタＣ３が８ビツトより大であ
るか、これに等しい偏移を記録したときは３４分割に、
また偏移が８ビツトより小であるときは３３分割を行う
ことを意味する。状態Ｅ’　　２において、カウンタＣ
４によって１度ＰＨＡＳＥ−ＥＱＵＡＬＩＴＹが検出さ
れると（ＩＰ）、状態Ｅ’　　０　　（３２分割）への
復帰が行われ、同時にＬＥＡＤカウンタのゼロ・リセッ
ト　（ＲＡ）、とＬＡＧカウンタのゼロ・リセッ）　（
ＲＤ）が行われる。この状態Ｅ’　　２において、ＬＥ
ＡＤカウンタＣ１によってＬＥＡＤ型の１つの情報（Ｉ
Ａ）がカウントされると、状態Ｅ’０（３２分割）への
復帰が行われ、これと同時にＬＡＧカウンクツクロ・リ
セット　（ＲＤ）が行われる。

最後に状態Ｅ’　　０　（３２分割）において、ＰＨＡ
ＳＥ−ＥＱＵＡＬ　ＩＴＹカウンタＣ４によ、って３つ
の連続パルス（３Ｐ）がカウントされると、この状態は
当然継続されるが、（従って３２分割）、これに加えて
それぞれ対応の信号ＲＡ。

ＲＤ、ＲＰによってＬＥＡＤ、ＬＡＧ。

ＰＨＡＳＥ−ＥＱＵＬ　ＩＴＹ各カウンクツクロ・リセ
ットされる。

このためシーケンシャルディジタルフィルタはそれぞれ
３つの対応出力Ｄｉ、Ｄ２．Ｄ３を通じて、プログラム
可能の分周器の３つの入力に次の各コードの如くして１
．２．３ビツトに対応する分割コマンドを供給する。

２進値０１１は３４分割に対応、 ２進値１１１は３３分割に対応、 ２進値０００は３２分割に対応、 ２進値１００は３１分割に対応、 ２進値０１０は３０分割に対応、

【図面の簡単な説明】

第１図は本発明によるクロック再生回路を使用する情報
伝送系を示す概略図、 第２図は中央ステーションより遠隔ステーションへの情
報伝達方向に用いられる位相ロックループを示すブロッ
ク図、 第３図は本発明によるクロック再生回路のブロック図、 第４ａ図は第２ループ内の位相比較器の状態図、第４ｂ
図はこの位相比較器の詳細回路図、第５ａ図はシーケン
シャルディジクルフィルタの状態図、 第５ｂ図はこのシーケンシャルディジタルフィルタの詳
細回路図である。 １・・・中央ステーション ２・・・レピータステーション（遠隔ステーション）３
、　４．　５・・・遠隔ステーション１０・・・中央ユ
ニット １１．２１・・・２３．３１，４１．５１・・・送信回
路１２、　３０．　４０．　５０．　２２・・・受信回
路２０１・・・位相ロックループ １３．２４・・・クロック再生回路 ２０１０．２４６・・・微分回路 ２０１１．２４７・・・位相比較器 ２０１２・・・サンプル保持回路 ２０１３・・・発振器 ２０１４．２０１５．２４１．２４８・・・分周器２４
５・・・増倍回路 ２４９・・・シーケンシャルディジタルフィルタＦＩＧ
、４ｂ ｏ＋（ＬＡＪｏｅエーー

Claims (1)

1. 【特許請求の範囲】 １、１つの伝送方向において、時分割多重アクセス（Ｔ
   ＤＭＡ）原理を用いる情報伝送系用に特に適したクロッ
   ク再生回路であって、該伝送系は中央ステーションと遠
   隔ステーションとを有し、各ステーションは少なくとも
   １つの送信回路と少なくとも１つの受信回路を有し、中
   央ステーションの送信回路より遠隔ステーションの受信
   回路に伝送される情報は時分割多重化され、かつ少なく
   とも１つの多重クロック信号を発生する位相ロックルー
   プによって同期化されており、一方遠隔ステーションの
   送信回路より中央ステーションの受信回路に送られる情
   報は前記ＴＤＭＡ原理によっており、少なくとも位相比
   較器と、プログラム可能の分周器と、このプログラム可
   能の分周器に基準信号を供給する発振器とを有するクロ
   ック再生回路によって同期化されている伝送系用のクロ
   ック再生回路において、急速リセットに対し二重ループ
   に構成され、その第１ループは、前記多重クロック信号
   にロックされ第２ループに基準信号を供給する前記発振
   器を含み、該第２ループはとくに前記位相比較器と、前
   記プログラム可能分周器とを含んでなることを特徴とす
   るクロック再生回路。 ２、第２ループ内のプログラム可能分周器の前位に、プ
   ログラム可能分周器の入力情報を平均化するシーケンシ
   ャルディジタルフィルタを設けた特許請求の範囲第１項
   記載のクロック再生回路。 ３、前記制御発振器によって発生される基準信号の周波
   数は前記多重クロック信号の周波数の倍数である特許請
   求の範囲第１項または第２項に記載のクロック再生回路
   。