SU1181567A3 - Устройство фазировани числовых последовательностей - Google Patents

Abstract

1. УСТРОЙСТВО ФАЗИРОВАНИЯ ЧИСЛОВЫХ ПОСЛЕДОВАТЕЛЬНОСТЕЙ, содержащее первьш блок сравнени , генератор импульсов, первый блок пам ти, счетчик, блок фазовращателей, о тличающеес  тем, что, с целью повьшени  достоверности передачи , в него введены второй блок пам ти , элемент ИЛИ, второй счетчик, второй блок сравнени , решающий блок, фазовый дискриминатор, выход первого блока сравнени  подключен к первому входу первого блока пам ти , выход которого подключен к первому входу второго блока пам ти, вькод генератора импульсов соединен с вторыми входами первого и второго блоков пам ти, вьрсод второго блока пам ти соединен с первым входом первого счетчика, вькод которого подключен к первым входам элемента ИЛИ и второго счетчика, выход элемента ИЛИ подключен к управл ющему входу блока фазовращателей, первьм и второй выходы второго счетчика подключены соответственно к второму входу первого счетчика и к первому входу решающего блока, первый выход которого соединен с первым входом второго блока сравнени , выход которого соединен с вторым входом второго счетчика, второй выход решаюа его блока подключен к второму входу элемента ИЛИ, выход фазового дискриминатора подключен к второму входу решающего блока, входы первого блока сравнени , фазового дискриминатора i и информационные входы блоков фазо . вращателей  вл ютс  информационными входами устройства, вход второго блока сравнени   вл етс  управл ющим входом устройства, выходы блока фазовршцателей  вл ютс  информационными выходами устройства, первьш выход PEMBJw , решшощего блока  вл етс  управл ющим выходом устройства. 2. Устройство по п, 1, о т л ичающеес  тем, что решающий Ol блок содержит триггеры, выход первого о триггера подключен к первому входу « второго триггера, второй вход которого подключен к его первому выходу, первые входы первого и третьего триггеров объединены и  вл ютс  первым входом решающего блока, -вторые входы первого и третьего триггеров объединены и  вл ютс  вторым входом решающего блока, второй выход второго триггера  вл етс  первым выходом решающего блока, выход третьего триггера  вл етс  вторым выходом решающего блока.

Description

11

Изобретение отрюситс  к цифровой передаче информации и, в частности, к фазированию числовых последовательностей дл  обеспечени  пор дка переключени , причем HasBaHiibie р ды содержат сигналы идентичных данных и сигнал синхронизации одной и той же частоты.

Цель изобретени  - повышение достоверности передачи,

На фиг, 1 изображено предлагаемое устройствоJ на фиг, 2 - решающий блок; на фиг, 3 и 4 - времент-йш диаграммы работы устройства.

Устройство содержит первый блок 1 сравнени , первый блок 2 пам ти, генератор 3 импульсов, второй блок 4 пам ти , второй блок 5 сравнени , первый счетчик 6j, второй счетчик 7, решающий блок 8, элемент ИЛИ 9,коррел тор 10, состо щий из .блоков 1-4, фазовый дискриминатор 11, логический узел 12, состо щий из блоков 5--9, и блок 13 фазовращателей. Решающий блок 8 содержит первый, второй и третий триггеры.

Устройство работает следующим образом .

Два р да данных Т), и Dyp поступают из/двух различныхканалов идолжны быть одинаковыми. Устройство исследует несовпадение двух р дов данных D. и D,., Сигнал синхронизации , имеющи14 такую же номинальную частоту , что и сигналы синхронизации Н и Ихг названных р дов, но четко оп ределен11ую фазу, задает работу блока 1, принимающего сигналы D jp и , Блок 1 сравнивает предварительно синхронизированные сигналы Н, DY и и подает представительный сигнал Dry (расхождение) испытани  на совпадение данных. Дл  смещени  одного сигнала по отношению к другому (фиг 2 моменты сравнени  (сигнал С) соответствуют спадам сигнала синхронизации Н- . В некоторые моменты (сигнал С) этого сигнала синхронизации обнаруживают несовпадение двух сигналов данных D- и D)(p. Другой сигнал несовпадени  изобра каетс  при этом ненулевым сигналом (неодинаковые биты Ь и bj на фиг, 3),

Генератор 3 намного ниже ритма числовых последовательностей подает сигнал пр моугольной формы h, опре-; дел ющий пакет битов посто нной

672

длины (р/р - целое число), соответствздащей периоду этого сигнала h.

Сигнал IY несовпадени  закладываетс  в блок 2 до конца пакета, определ емого h, который также накладываетс  на него. На выходе блока 2 подаетс  сигнал PER (ошибочный пакет)j указывающий на то, что пакет битов содержит по меньшей мере одно несовпадение между данными , и Dy . Таким образом, этот сигнал PER не реагирует на вторую ошибку, котора  может существовать в том же пакете,

В блоке 4 сигнал PER закладываетс  в пам ть в течение продолжительности следующего пакета, подава  сигнал h на вход блока 4.

На выходе блока 4 и iпyльc NOCO несовпадени  равен 1 в течение заданного посто нного времени, если имеетс  по меньшей мере одно несовпадение данных в предшествующем пакете. Это посто нное врем  испускани  импульса NOCO должно действительно совместимо с работой медленной части устройства дл  коррел ции данных. Описанна  часть, образованна  блоками 1-4, работает с частотой Н и  вл етс  быстрой частью, уменьшенной сознательно , ввиду потреблени  энергии.

Сигнал NOCO подаетс  на вход счетчика 6, который считает импульсы NOCO между двум  импульсами, смещенными на t от .сигнала INIT (инициализаци ), подаваемыми счетчиком 7. Если счетчик 6 подходит к своему максимальному счету q, который  вл етс  заданной величт-шой до поступлени  другого импульса сигнала INIT, он подает им.пульс отсутстви  коррел ции ABSCORR на выходе (фиг, 4), Если импульс ABSCOORR подаетс  до окончани  промежутка времени Ц, то счетчик 7 инициализируетс . В этом случае и когда счетчик 7 подходит к t И11пульс INIT инициализирует счетчик 6, Брем  t, выбираетс  дл  распознавани  отсутстви  коррел ции на последовательности с наименьшим содержанием переходов, В самом деле, данные, передаваемые обычно по радиорелейным лини м, содержат растр собственно данных и некоторое число слов или битов дл  систематического включени . Таким образом, частота сигнала h, след, длина пакета,  вл етс  одним из параметров,позвол ющих оптимизировать работупредлагаемого коррел тора. 3 Длина пакета должна учитывать содержание переходов рассматриваемых данных, а также их временное распределение . На фиг. 3 изображен частный случай, когда длина р пакета равна битам. Параметр q, подсчитывающий импуль сы NOCO между двум  импульсами INIT выбираетс  таким образом, чтобы пред лагаемый коррел тор не реагировал на ошибки, которые могут существоват на данных, и дл  того, чтобы pq было совместимо -с допустимыми величинами пульсации. Такой коррел тор 10 успешно приме н етс  в случае запроса на коммутаци пучков дл  разрешени  запроса Т.,.на коммутацию, исход щего из канала пор дка i, означающего, что канал i требует помощи или, если он уже имеет ее, что он не желает больше иметь ее. Сигнал находитс  в 1, когда канал i находитс  в нормальном приеме , и в О, когда каналу i оказывает с  помощь. Назовем х аварийный канал . Тогда р д D- , соединенный со своим синхронизатором Н|у , сравнивае с  с р дом Dj , соединённьтм со своим синхронизатором Нуг. Дискриминатор 11 фазы принимает сигналы синхронизации и Н,-рИ подает на выходе представительный сигнал фд смещени  фазы между синхронизаторами двух последовательностей Таким образом, пока коррел тор 10, включающий элементы 1,2, 4, 3 (фиг. 1), испытывает данные на несовпадени , дискриминатор 11 задает режим смещени  фазы синхронизаторов на входе решающего блока 8. Если 0 О, имеетс  неприемлемое смещение фазы, так как оно слишком большое, и блок 8 подает сигнал ABSPHA, означающий отсутствие фазировани  синхронизаторов двух цифровьпс р дов, на входе элемента ИЛИ 9, который в свою очередь подает на выходе импульс PAR (шаговый), означающий плохую фазу. Блок 8 подает также, когда фаза плоха , ненулевой Сигнал N, который подаетс  на вход блока 5, который принимает также сигнал Т.. запроса на переключение канала i, причем N О означает, что сигналы наход тс  в фазе. Сигнал N указывает на то, в каком состо нии находитс  переключение : если N 1, канал i находит674 с  в режиме нормальной передачтг, если N О, действует аварийный канал X. Когда Ту,,-и N наход тс  в различном состо нии, блок 5 подает сигнал REC (поиск), разрешающий поиск правильного положени  фазы аварийного канала. Сигнал REC подаетс  на вход счетчика 7 и служит дл  его инициализации. Счетчик 6 несовпадений считает импульсы NOCO между двум  импульсами INIT, подаваемыми этим счетчиком 7 и если он подходит к своему максимальному счёту q до поступлени  INIT,он испускает импульс об отсутствии коррел ции ABSCORR на выходе, означающий, что данные наход тс  в плохом фазовом соотношении. Этот сигнал ABSCORR, также подаваемый на вход элемента ИЛИ 9, также позвол ет подавать импульс РАР на выходе. Сигнал ABSCORR включает счетчик 7. Если к концу времени t не бьто другого импульса ABSCORR, то счетчик 7 подает импульс TTEST на вход блока 8, который может при этом в зависимости от состо ни  (р , подаваемого дискриминатором 11, освобождать импульс РАР на выходе элемента ИЛИ 9, накладыва  на него представительный импульс ABSPHA плохой фазы. Таким образом, коррел тор 10 позвол ет очень быстро (он работает в ритме Н.) фазовую св зь и зачастз плохую св зь между двум  цифровыми р дами, не ожида  того, что дискриминатор 11, более медленный, выдаст свой результат. Выбор q импульсов, позвол кщих подавать РАР, таков, что можно защититьс  от возможных ошибок, а также от дребезжани . Минимальное врем  испытани  данных на одном положении равно след. Рп-ц где iu равно периоду сигнала Н ,. Наоборот, хороший результат по данным может быть еще подтвержден фазовым испытанием f в конце времени t-. Промежутки времени t испытани  следуют один за другим и выбираютс  продолжительностью, совместимой с технологи ми блоков коррел тора 1О и дискриминатора 11. В решающем блоке 8 имеютс  три риггера, которые принимают смещение азы , подаваемое дискриминатоом 11 на их входы D, а также сигнал TEST, поступающий с выхода счетчиКа 7. Первый.из триггеров включаетс  в 1 сигналом INIT, поступающим на . его вход Puset (предварительность установки), Второй из триггеров включаетс  в О сигналом PEG, поступающим на его вход Clear (установка в исходное состо ние). Сигнал ABSPHA имеетс  на выходе О первого из триггеров, тогда как выход О этого триггера соединен с входом синхронизации СК третьего из триггеров. Этот последний устанавливаетс  в делителе на 2 Ьоединением между его выходом О и

его входом- D.-.

Запрос на переключение поступает посредством пор дкового канала ТР на уровень узла 12 дл  канала, образованного р дом данных D- +

Н и его соответствующего сигнала синхронизации. Одновременно аварийный канал х принимаетс  блоком 13 и принимает фазу

Н,в

этих сигналов D

зависимости

А

от сигнала PAR с тем, чтобы подавать на вход коррел тора. 10 и дискриминатора 1i числовую последовательность D + Hjj.p , имеющую правильное фазовое соотнощение с последовательностью i,

требующей аварийный канал.

D J)

n

Хп

Н|

Hi, HX«

сII I III I мм 11

Фиг.г н, п„ Ь

NOCO-1L П ajnLTLTUTJlJTJTJTJTJTJTJTJTJT n П П n, jf; INIT -,

ABSCORRL

-Й J JlJгJглJ JглJ JlJlJ J J JlJlJ bi bAbild3lAfL6fl irh7l6a 63(f o drt 6i2} yali yf 6fsWf6l6r7li №l6 slSto , 6г( ii7{6S 6ffl6 o drf d 2 &r3 6n 6fs 6fe 6n 6fMw d2ff 6f ii 6iii --гт1 .

Claims (2)

1. УСТРОЙСТВО ФАЗИРОВАНИЯ ЧИСЛОВЫХ ПОСЛЕДОВАТЕЛЬНОСТЕЙ, содержащее первый блок сравнения, генератор импульсов, первый блок памяти, счетчик, блок фазовращателей, о тличающееся тем, что, с целью повышения достоверности передачи, в него введены второй блок памяти, элемент ИЛИ, второй счетчик, второй блок сравнения, решающий блок, фазовый дискриминатор, выход первого блока сравнения подключен к первому входу первого блока памяти, выход которого подключен к первому входу второго ‘блока памяти, выход генератора импульсов соединен с вторыми входами первого и второго блоков памяти, выход второго блока памяти соединен с первым входом первого счетчика, выход которого подключен к первым входам элемента ИЛИ и второго счетчика, выход элемента

ИЛИ подключен к управляющему входу блока фазовращателей, первый и второй выходы второго счетчика подключены соответственно к второму входу первого счетчика и к первому входу решающего блока, первый выход которого соединен с первым входом второго блока сравнения, выход которого соединен с вторым входом второго счетчика, второй выход решающего блока подключен к второму входу элемента ИЛИ, выход фазового дискриминатора подключен к второму входу решающего блока, входы первого блока сравнения, фазового дискриминатора и информационные входы блоков фазовращателей являются информационными входами устройства, вход второго блока сравнения является управляющим входом устройства, выходы блока фазовращателей являются информационными •выходами устройства, первый выход .решающего блока является управляющим выходом устройства.

2. Устройство по π. 1, о т л ичающееся тем, что решающий блок содержит триггеры, выход первого триггера подключен к первому входу второго триггера, второй вход которого подключен к его первому выходу, первые входы первого и третьего триггеров объединены и являются первым входом решающего блока, вторые входы первого и третьего триггеров объединены и являются вторым входом решающего блока, второй выход второго триггера является первым выходом решающего блока, выход третьего триггера является вторым выходом решающего блока.

1 1181567