JPS6225272B2 - - Google Patents
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
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Description
【発明の詳細な説明】
本発明はプログラム可能な半導体リードオンリ
ーメモリに関し、更に詳述すればこのメモリ素子
として使用されるMIS型の電界効果トランジスタ
に対するデータ書込方法及び、該データ書込方法
を実施するのに最適の電界効果トランジスタを提
案したものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a programmable semiconductor read-only memory, and more specifically, a method for writing data to an MIS type field effect transistor used as a memory element, and a method for writing data thereto. This paper proposes the most suitable field effect transistor for implementation.
半導体リードオンリーメモリ（ROM）として
は従来よりマスクROM、ヒユーズ式ROM、ダイ
オード破壊式ROM等が用いられているが、マス
クROMは使用者によるプログラムが不可能であ
るために多品種少量生産に適さないという難点が
ある。一方、ヒユーズ式ROM及びダイオード式
ROMは使用者によるプログラムが可能であるも
のの、夫々ヒユーズの溶断、ダイオードの破壊の
ために大電流を必要とし、このために集積回路に
あつては前記溶断、破壊のための電流の制御回路
が大きくなり、また主としてバイポーラ技術を用
いるために集積度が上らないという問題点があつ
た。 Mask ROM, fuse type ROM, diode destruction type ROM, etc. have been used as semiconductor read-only memory (ROM), but since mask ROM cannot be programmed by the user, it is not suitable for high-mix, low-volume production. The problem is that there is no. On the other hand, fuse type ROM and diode type
Although ROM can be programmed by the user, it requires large currents to blow out fuses and destroy diodes, and for this reason integrated circuits require a current control circuit for blowing out and destroying diodes. There was a problem in that it became larger and the degree of integration could not be increased mainly due to the use of bipolar technology.
本発明は斯かる事情に鑑みてなされたものであ
つて、プログラム時の電流が小さく、且つ高集積
度のプログラマブルROMを実現することを可能
とするデータ書込方法及びこの方法を実施するの
に最適の電界効果トランジスタを提供することを
目的とする。 The present invention has been made in view of the above circumstances, and provides a data writing method that requires a small current during programming and makes it possible to realize a highly integrated programmable ROM, and a method for implementing this method. The purpose is to provide an optimal field effect transistor.
本発明に係るデータ書込方法はプログラマブル
ROMのメモリ素子として使用される、フローテ
イングゲートを有するMIS型の電界効果トランジ
スタのコントロールゲートとソース若しくはドレ
インとの間に所定レベルの電界を印加し、フロー
テイングゲートと、ソース若しくはドレインとの
間、又はコントロールゲートとの間に介在する絶
縁層に回復不能な絶縁破壊を生ぜしめ、又は生ぜ
しめないことにより、該電界効果トランジスタに
論理的２値情報を記憶させることを特徴としてい
る。 The data writing method according to the present invention is programmable.
An electric field of a predetermined level is applied between the control gate and the source or drain of an MIS type field effect transistor having a floating gate, which is used as a memory element of a ROM. The field effect transistor is characterized in that logical binary information is stored in the field effect transistor by causing or not causing irreparable dielectric breakdown in the insulating layer interposed between the field effect transistor and the control gate.
上述の本発明方法はフローテイングゲートを有
する電界効果トランジスタ一般に適用可能である
が、例えば図示の如く所定領域において回復不能
な絶縁破壊を発生し易くした構造の電界効果トラ
ンジスタに適用するのが望ましい。図面は本発明
に係るＰチヤネル型の電界効果トランジスタの一
例を示す略示構造図であり、以下この電界効果ト
ランジスタの構造と、該電界効果トランジスタに
対する上記データ書込方法とを具体的に説明す
る。 Although the above-described method of the present invention is generally applicable to field effect transistors having floating gates, it is preferably applied to field effect transistors having a structure in which irrecoverable dielectric breakdown is likely to occur in a predetermined region, for example, as shown in the figure. The drawing is a schematic structural diagram showing an example of a P-channel field effect transistor according to the present invention, and the structure of this field effect transistor and the above-mentioned data writing method for the field effect transistor will be specifically explained below. .
図において１はＮ型のシリコン基板であり、Ｐ
型の不純物を拡散してなるソース２及びドレイン
３がその表層部分に適長離隔させて形成してあ
る。４，４は素子間分離のために設けたフイール
ド酸化膜であり、このフイールド酸化膜４，４間
における基板１表面上にはソース２、ドレイン３
及びこれらの間を覆うようにして酸化シリコン
SiO2の絶縁層５が200Åの厚さに形成されてい
る。そしてこの絶縁層５の上層にはソース２のフ
イールド酸化膜４寄りの一部を除く上方を覆い、
ドレイン３側から離隔するように偏らせてモリブ
デン等の金属よりなるフローテイングゲート６が
被着形成してある。そしてこのフローテイングゲ
ート６の上層及びフローテイングゲート６が被着
されていない絶縁層５等の上層には窒化シリコン
Si3N4の絶縁層７が800Åの厚さに形成されてお
り、更にこの絶縁層７の上層にはソース２及びド
レイン３並びにフローテイングゲート６の上方領
域を覆うようにしてアルミニウム等よりなるコン
トロールゲート８が形成されている。絶縁層７，
５にはこれらを貫通し、夫々ソース２におけるフ
ローテイングゲート６の下方に位置しない領域及
びドレイン３夫々の上面に達するコンタクトホー
ル２ａ，３ａが開設されており、これらコンタク
トホール２ａ，３ａには前記コントロールゲート
８と同時的に形成されるようにして被着されるソ
ース電極２ｂ、ドレイン電極３ｂを配してある。
このように本発明の電界効果トランジスタはフロ
ーテイングゲート６をソース２側に偏らせて配
し、且つフローテイングゲート６とソース２との
間の絶縁層５の厚さをフローテイングゲート６と
コントロールゲート８との間の絶縁層７の厚さに
比して薄くして絶縁破壊強度を低くしている。 In the figure, 1 is an N-type silicon substrate, and P
A source 2 and a drain 3, which are formed by diffusing type impurities, are formed on the surface layer thereof at a suitable distance apart. 4, 4 are field oxide films provided for isolation between elements, and a source 2, a drain 3 are formed on the surface of the substrate 1 between the field oxide films 4, 4.
and silicon oxide to cover the space between them.
An insulating layer 5 of SiO 2 is formed to a thickness of 200 Å. The upper layer of this insulating layer 5 covers the upper part of the source 2 except for a part near the field oxide film 4.
A floating gate 6 made of a metal such as molybdenum is deposited so as to be spaced apart from the drain 3 side. The upper layer of this floating gate 6 and the upper layer of the insulating layer 5 etc. to which the floating gate 6 is not covered are made of silicon nitride.
An insulating layer 7 of Si 3 N 4 is formed to a thickness of 800 Å, and a layer made of aluminum or the like is formed on the insulating layer 7 to cover the upper region of the source 2, drain 3, and floating gate 6. A control gate 8 is formed. Insulating layer 7,
Contact holes 2a and 3a are formed in the contact holes 2a and 3a that penetrate through these and reach the region of the source 2 that is not located below the floating gate 6 and the upper surface of the drain 3, respectively. A source electrode 2b and a drain electrode 3b are provided to be formed and deposited simultaneously with the control gate 8.
In this way, in the field effect transistor of the present invention, the floating gate 6 is arranged to be biased toward the source 2 side, and the thickness of the insulating layer 5 between the floating gate 6 and the source 2 is controlled. It is made thinner than the thickness of the insulating layer 7 between the gate 8 and the dielectric breakdown strength.
而して上述の如き構成の電界効果トランジスタ
に対する本発明方法による論理的２値情報の書込
みは以下の如くして行われる。すなわち、例えば
コントロールゲート８とソース電極２ｂ間に交互
に高圧パルスを多数回印加する。そうするとフロ
ーテイングゲート６とコントロールゲート８との
間に介在する絶縁層７及びフローテイングゲート
６とソース２との間に介在する絶縁層５には正逆
反転する極性の高電界が交互的に印加されること
になり、やがて前者に比して薄い後者の側に絶縁
破壊が生じることになり、フローテイングゲート
６とソース２とが導通した状態になる。この状態
を論理的２値情報の“０”とする。なお高圧パル
スはコントロールゲート８とソース電極２ｂに交
互に印加されるのでフローテイングゲート６にお
ける電荷畜積の影響は回避され、またフローテイ
ングゲート６はソース２と絶縁層５を介して対向
しているので、この対向領域において絶縁層５は
確実に絶縁破壊されることになる。 The writing of logical binary information into the field effect transistor having the above-mentioned structure according to the method of the present invention is carried out as follows. That is, for example, high voltage pulses are alternately applied many times between the control gate 8 and the source electrode 2b. Then, a high electric field with reversed polarity is alternately applied to the insulating layer 7 interposed between the floating gate 6 and the control gate 8 and the insulating layer 5 interposed between the floating gate 6 and the source 2. Eventually, dielectric breakdown occurs on the latter side, which is thinner than the former, and the floating gate 6 and the source 2 become electrically connected. This state is defined as logical binary information "0". Note that since the high voltage pulse is applied alternately to the control gate 8 and the source electrode 2b, the influence of charge accumulation on the floating gate 6 is avoided, and the floating gate 6 is opposed to the source 2 with the insulating layer 5 in between. Therefore, the dielectric breakdown of the insulating layer 5 will surely occur in this opposing region.
而して図示の如き電界効果トランジスタをメモ
リ素子として、これを多数用いてなるメモリ装置
に上述の如くして高圧パルスを印加する場合にお
いて、所要のメモリ素子について、例えばコント
ロールゲート８に高圧パルスを印加するときにソ
ース電極２にも同時的に高圧パルスと同極性の
稍々低いレベルの電圧を与えることとすると、絶
縁層５に加わる電界は軽減されることとなり、こ
れらのメモリ素子については絶縁層５の絶縁破壊
が起らないことになる。この状態を論理的２値情
報の“１”の状態とする。 When a high voltage pulse is applied as described above to a memory device using a large number of field effect transistors as memory elements as shown in the figure, for example, the high voltage pulse is applied to the control gate 8 for the required memory element. If a slightly lower level voltage of the same polarity as the high-voltage pulse is simultaneously applied to the source electrode 2 at the time of application, the electric field applied to the insulating layer 5 will be reduced, and these memory elements will be insulated. No dielectric breakdown of layer 5 will occur. This state is defined as the "1" state of logical binary information.
本発明方法は上述の如くして選択的にメモリ素
子のフローテイングゲート６―ソース２間の絶縁
層５を絶縁破壊させ、又はさせないことにより、
このメモリ素子多数よりなるメモリ装置、すなわ
ちプログラマブルROMのデータ書込みを行うも
のである。そして上述の如くして“０”の状態と
なつたメモリ素子にあつてはコントロールゲート
８の電圧の如何にかかわらずフローテイングゲー
ト６の電圧はソース２と同電位に保たれ、逆に
“１”の状態となつたメモリ素子にあつてはフロ
ーテイングゲート６の電位はコントロールゲート
８の電位に比例して変動するので、適宜の方法で
フローテイングゲートの電位を判定することによ
りこのメモリ素子の状態“０”又は“１”、すな
わち記憶された２値情報を読出し得る。 The method of the present invention selectively causes or does not cause dielectric breakdown of the insulating layer 5 between the floating gate 6 and the source 2 of the memory element as described above.
Data is written into a memory device consisting of a large number of memory elements, that is, a programmable ROM. In the case of the memory element which is in the "0" state as described above, the voltage of the floating gate 6 is kept at the same potential as the source 2, regardless of the voltage of the control gate 8, and conversely, the voltage of the floating gate 6 is kept at the same potential as the source 2. In a memory element that is in the state of The state "0" or "1", ie, the stored binary information can be read.
なお前述の如く絶縁層５，７の厚さを夫々200
Å，800Åとする場合においてコントロールゲー
ト８―フローテイングゲート６間の容量をフロー
テイングゲート６―基板１間の容量の５倍となる
ように面積比を定めたメモリ素子にあつては、時
間幅1ms、電圧―40Vの高圧パルスをコントロー
ルゲート８とソース２とに交互に数百回印加する
とフローテイングゲート６―ソース２間に絶縁破
壊を生ずるが、コントロールゲート８に高圧パル
スを印加している間にソースに―20Vの電圧を印
加しておいたメモリ素子については、高圧パルス
数百回の印加によつては勿論、数千回の印加によ
つても絶縁破壊を生じることがない。また絶縁破
壊を生ぜしめる為の電流は微小であり、高圧パル
ス発生回路は100KΩ以上の出力インピーダンス
を有するものでよい。 As mentioned above, the thickness of the insulating layers 5 and 7 is set to 200 mm.
Å, 800 Å, for a memory element whose area ratio is set so that the capacitance between control gate 8 and floating gate 6 is five times the capacitance between floating gate 6 and substrate 1, the time width is When a high voltage pulse of 1 ms and a voltage of -40V is applied several hundred times alternately to the control gate 8 and source 2, dielectric breakdown occurs between the floating gate 6 and the source 2, but the high voltage pulse is applied to the control gate 8. For a memory element to which a voltage of -20V is applied to the source during that time, dielectric breakdown does not occur even when high voltage pulses are applied not only several hundred times but also several thousand times. Furthermore, the current required to cause dielectric breakdown is minute, and the high-voltage pulse generation circuit may have an output impedance of 100KΩ or more.
なお上述の実施例では電界効果トランジスタの
フローテイングゲート６をソース２に偏らせた構
造とし、データ書込みにあたつてはフローテイン
グゲート６とソース２との間で絶縁破壊を生ぜし
めることとしたが、電界効果トランジスタをフロ
ーテイングゲートがドレイン側に偏つた構成と
し、データの書込みはコントロールゲートとドレ
インとの間に交互的に高圧パルスを多数回印加し
てフローテイングゲートとドレイン間の絶縁層の
絶縁破壊を生ぜしめ、又は生ぜしめないようにし
て行つてもよい。 In the above embodiment, the floating gate 6 of the field effect transistor is biased toward the source 2, and dielectric breakdown is caused between the floating gate 6 and the source 2 during data writing. However, the field effect transistor is constructed so that the floating gate is biased toward the drain side, and data is written by applying high voltage pulses alternately many times between the control gate and the drain to write data on the insulating layer between the floating gate and the drain. It may be carried out in a manner that causes or does not cause dielectric breakdown.
更に上述した２つの実施例ではフローテイング
ゲートとソース又はドレインとの間で絶縁破壊を
生ぜしめることとしたが、メモリ素子たる電界効
果トランジスタのコントロールゲートとフローテ
イングゲートとの間の絶縁層の絶縁破壊強度を、
フローテイングゲートとソース又はドレインとの
間の絶縁層の絶縁破壊強度よりも低くしておき、
コントロールゲートとソース（又はドレイン）と
の間に交互的に高圧パルスを多数回印加してフロ
ーテイングゲートとコントロールゲート間で絶縁
破壊を生ぜしめ、又はソース（又はドレイン）に
高圧パルスを印加する際にコントロールゲートに
この高圧パルスより低い適宜レベルの電圧を印加
することとして絶縁破壊を生ぜしめないようにし
て各メモリ素子に所要の２値情報を記憶させるこ
ととしてもよい。このようにフローテイングゲー
トとコントロールゲートとを絶縁破壊させて両者
を導通させ、又はさせないようにして２値情報を
記憶させた場合はβ比の差異を検出することによ
つて記憶情報の読出しが行われる。 Furthermore, in the two embodiments described above, dielectric breakdown is caused between the floating gate and the source or drain, but the insulation of the insulating layer between the control gate and the floating gate of the field effect transistor, which is a memory element, is breaking strength,
The dielectric breakdown strength is set lower than the dielectric breakdown strength of the insulating layer between the floating gate and the source or drain.
When high voltage pulses are applied alternately many times between the control gate and the source (or drain) to cause dielectric breakdown between the floating gate and the control gate, or when high voltage pulses are applied to the source (or drain). It is also possible to store required binary information in each memory element by applying a voltage at an appropriate level lower than this high voltage pulse to the control gate so as not to cause dielectric breakdown. In this way, when binary information is stored by causing dielectric breakdown between the floating gate and the control gate to make them conductive or not, reading out the stored information is possible by detecting the difference in the β ratio. It will be done.
更に絶縁破壊を生じさせるために加える電圧は
前述の如きパルス状のものに限らず連続的な高電
圧であつてもよい。 Further, the voltage applied to cause dielectric breakdown is not limited to the pulsed voltage as described above, but may be a continuous high voltage.
以上詳述したように本発明による場合はプログ
ラム時の電流が小さく且つ高集積度のプログラマ
ブルROMが実現できる。そして本発明による場
合はトランジスタに誤つて紫外線を又は熱を照射
しても記憶データを消失させることがない等、本
発明は優れた効果を奏する。 As described above in detail, according to the present invention, a programmable ROM that requires a small current during programming and has a high degree of integration can be realized. In the case of the present invention, even if a transistor is erroneously irradiated with ultraviolet rays or heat, stored data will not be lost, and the present invention has excellent effects.
図面は本発明に係る電界効果トランジスタの一
例を示す略示構造図である。
２……ソース、３……ドレイン、５，７……絶
縁層、６……フローテイングゲート、８……コン
トロールゲート。
The drawing is a schematic structural diagram showing an example of a field effect transistor according to the present invention. 2... Source, 3... Drain, 5, 7... Insulating layer, 6... Floating gate, 8... Control gate.
Claims (1)
効果トランジスタのコントロールゲートとソース
若しくはドレインとの間に所定レベルの電界を印
加し、フローテイングゲートと、ソース若くはド
レインとの間、又はコントロールゲートとの間に
介在する絶縁層に回復不能な絶縁破壊を生ぜし
め、又は生ぜしめないことにより、該電界効果ト
ランジスタに論理的２値情報を記憶させることを
特徴とするデータ書込方法。 ２ フローテイングゲートを有するMIS型の電界
効果トランジスタにおいて、前記フローテイング
ゲートをコントロールゲートとソース（又はドレ
イン）とが対向する領域に偏らせて位置せしめる
と共に、該フローテイングゲートとソース（又は
ドレイン）との間に介在する絶縁層の回復不能な
絶縁破壊の強度を、フローテイングゲートとコン
トロールゲートとの間に介在する絶縁層の回復不
能な絶縁破壊の強度より低くなしたことを特徴と
する電界効果トランジスタ。[Claims] 1. An electric field of a predetermined level is applied between the control gate and the source or drain of an MIS type field effect transistor having a floating gate, and between the floating gate and the source or drain, or a data writing method characterized by causing the field effect transistor to store logical binary information by causing or not causing irrecoverable dielectric breakdown in an insulating layer interposed between the field effect transistor and the control gate. . 2. In an MIS type field effect transistor having a floating gate, the floating gate is biased toward a region where a control gate and a source (or drain) face each other, and the floating gate and source (or drain) An electric field characterized in that the strength of irrecoverable dielectric breakdown of the insulating layer interposed between the floating gate and the control gate is lower than the strength of irrecoverable dielectric breakdown of the insulating layer interposed between the floating gate and the control gate. effect transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12635678A JPS5552592A (en) | 1978-10-13 | 1978-10-13 | Data writing method and field effect transistor used for fulfillment |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12635678A JPS5552592A (en) | 1978-10-13 | 1978-10-13 | Data writing method and field effect transistor used for fulfillment |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5552592A JPS5552592A (en) | 1980-04-17 |
| JPS6225272B2 true JPS6225272B2 (en) | 1987-06-02 |
Family
ID=14933146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12635678A Granted JPS5552592A (en) | 1978-10-13 | 1978-10-13 | Data writing method and field effect transistor used for fulfillment |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5552592A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1209227B (en) * | 1980-06-04 | 1989-07-16 | Sgs Microelettronica Spa | ELECTRICALLY ALTERABLE FLOATING 'GATE' MEMORY CELL. |
-
1978
- 1978-10-13 JP JP12635678A patent/JPS5552592A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5552592A (en) | 1980-04-17 |
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