JPS62250717A - Drive circuit of gate turn-off type thyristor - Google Patents
Drive circuit of gate turn-off type thyristorInfo
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Abstract
Description
【発明の詳細な説明】
（技術分野）
本発明は、スイッチング素子、特にＳｒサイリスタのよ
うなゲートターンオフ形サイリスタの駆動回路に関する
ものである。DETAILED DESCRIPTION OF THE INVENTION (Technical Field) The present invention relates to a driving circuit for a switching element, particularly a gate turn-off type thyristor such as an Sr thyristor.
（背景技術）
Ｓｒサイリスタは、ゲート・ターンオフできるサイリス
タであり、最近、高効率のスイッチング素子として注目
されているものである。しかしながら、Ｓｒサイリスタ
はオフさせる場合に、ゲートから正孔を引き抜く必要が
あるために、デー１〜駆動回路には、従来、正負２電源
を有するものが使用されてきた。つまり、オンさせると
きには正電圧を、オフさせるときには負電圧をゲート・
カソード間に印加するようにしていたものである。(Background Art) An Sr thyristor is a thyristor whose gate can be turned off, and has recently attracted attention as a highly efficient switching element. However, when an Sr thyristor is turned off, it is necessary to extract holes from the gate, and therefore, a drive circuit having two positive and negative power supplies has conventionally been used for the drive circuit. In other words, a positive voltage is applied to the gate when turning it on, and a negative voltage is applied to the gate when turning it off.
The voltage was applied between the cathodes.
しかしながら、この方式では正負２電源を持たなければ
ならず、回路が複雑となり駆動回路の大形化、ひいては
コストアップとなる。そこで、本発明者は、第３図に示
されるように、正電源のみでＳｌす・ｆリスクを駆動で
きるトリガ回路を提案している。トリガ用の電源（Ｅ）
の両端には、抵抗（Ｒ３）、（Ｒ４）、（Ｒ５）の直列
回路を接続し、抵抗（Ｒ４）の両端にコンデンサ（Ｃ）
を接続し、抵抗（Ｒ３）と抵抗（Ｒ４）の接続点と、抵
抗（Ｒ５）と電源（Ｅ）との接続点の間にスイッチング
素子、たとえば、ＭＯ３ＦＥＴ？（Ｓ）のドレイン・ソ
ース間を接続する。また、パルス発生器（ＰＣ）の出力
をＭＯＳＦＥＴ（Ｓ）のゲート・ソース間に接続する。However, this system requires two power sources, positive and negative, which results in a complicated circuit, resulting in an increase in the size of the drive circuit and, in turn, an increase in cost. Therefore, the inventor of the present invention has proposed a trigger circuit that can drive the Sl and f risks using only the positive power supply, as shown in FIG. Power supply for trigger (E)
A series circuit of resistors (R3), (R4), and (R5) is connected across the resistor (R4), and a capacitor (C) is connected across the resistor (R4).
and connect a switching element, such as an MO3FET?, between the connection point between the resistor (R3) and the resistor (R4) and the connection point between the resistor (R5) and the power supply (E). Connect the drain and source of (S). Further, the output of the pulse generator (PC) is connected between the gate and source of the MOSFET (S).
そして、抵抗〈Ｒ５〉の両端に、Ｓｌサイリスタ（ＳＩ
Ｉ）のゲート・カソードを接続する。Ｓｌサイリスタ（
Ｓ１１）のアノードには、負荷（Ｌ）を介して、電源（
Ｖ）の一端が接続され、電源（Ｖ）の他端は、Ｓｌサイ
リスタ（ＳＩＩ）のカソード及び抵抗（Ｒ５）と電源（
Ｅ）との接続点に接続されている。Then, an Sl thyristor (SI
Connect the gate and cathode of I). Sl thyristor (
The anode of S11) is connected to the power supply (
One end of the power supply (V) is connected, and the other end of the power supply (V) is connected to the cathode of the Sl thyristor (SII) and the resistor (R5), and the power supply (
E) is connected to the connection point with E).
本回路の動作は、次のとおりである。The operation of this circuit is as follows.
０ＭＯ３ＦＥＴ（Ｓ）がオフされると、電源（Ｅ）から
抵抗（Ｒ３）、抵抗（Ｒ４）を介してＳｌサイリスタ（
Ｓ１１）のゲートに電流が流れ、Ｓｌサイリスタ（Ｓｌ
ｌ）がオンされる。このとき、コンデンサ（Ｃ）には抵
抗（Ｒ３）と抵抗（Ｒ４）との分圧比に近い電圧が充電
される。When the 0MO3FET (S) is turned off, the Sl thyristor (
A current flows to the gate of the Sl thyristor (Sl
l) is turned on. At this time, the capacitor (C) is charged with a voltage close to the voltage division ratio of the resistor (R3) and the resistor (R4).
０ＭＯ３ＦＥＴ（Ｓ）がオンされると、抵抗（Ｒ３）と
抵抗（Ｒ４）の接続点が接地され、Ｓｌサイリスタ（Ｓ
ｌｌ）のゲート・カソード間にコンデンサ（Ｃ）が接続
された形となる。このとき、コンデンサ（Ｃ）は、前記
■の動作で充電されているために、Ｓｌサイリスタ（Ｓ
ＩＩ）のゲートには負電圧が印加されることになり、し
たがって、Ｓｌサイリスタ（ＳＩＩ）はオフされる。When the 0MO3FET (S) is turned on, the connection point between the resistor (R3) and the resistor (R4) is grounded, and the Sl thyristor (S
A capacitor (C) is connected between the gate and cathode of ll). At this time, since the capacitor (C) has been charged by the operation (2) above, the Sl thyristor (S
A negative voltage will be applied to the gate of II), thus turning off the Sl thyristor (SII).
しかるに、本回路の場合、次のような欠点を有する。す
なわち、Ｓｌサイリスタ（ＳＩＩ）がオンされるときに
、電源（Ｅ）から抵抗（Ｒ３）、抵抗（Ｒ４）を介して
電流を流し込むが、Ｓｌサイリスタ（Ｓ１１）のゲート
・カソード間の電圧は、ＰＮ接合ダイオードの順方向電
圧降下とほぼ同じ低い電圧であるために、電源（Ｅ）の
電圧は、はとんど抵抗（Ｒ３＞、抵抗（Ｒ４）に掛かる
。Ｓｌサイリスタ（Ｓ１１）のゲートに大電流を注入す
ると、オフさせるときに、逆方向に引き抜く電流を大き
くしなければならず、コンデンサ（Ｃ）を大きくしなけ
ればならない。また、電流を制限するために、抵抗（Ｒ
３）を大きくすると、Ｓｌサイリスタ（Ｓｌｌ）がオフ
された後、オンにするときに、コンデンサ（Ｃ）を充電
する時定数が大きくなり、高速スイッチングができなく
なるという問題がある。よって、抵抗（Ｒ３）、抵抗（
Ｒ４）とコンデンサ（Ｃ）との間には、一定の制限があ
り、Ｓｌサイリスタ（Ｓ１１）によって駆動できる負荷
電流に制限を加えるものであった。However, this circuit has the following drawbacks. That is, when the Sl thyristor (SII) is turned on, current flows from the power supply (E) through the resistor (R3) and the resistor (R4), but the voltage between the gate and cathode of the Sl thyristor (S11) is Since the voltage is as low as the forward voltage drop of a PN junction diode, the voltage of the power supply (E) is mostly applied to the resistor (R3> and the resistor (R4).The voltage is applied to the gate of the Sl thyristor (S11). If a large current is injected, the current drawn in the opposite direction must be increased when turning off, and the capacitor (C) must be made larger.Also, in order to limit the current, a resistor (R
If 3) is increased, the time constant for charging the capacitor (C) becomes large when the Sl thyristor (Sll) is turned off and then turned on, resulting in a problem that high-speed switching becomes impossible. Therefore, resistance (R3), resistance (
There is a certain limit between R4) and the capacitor (C), which limits the load current that can be driven by the Sl thyristor (S11).
（発明の目的）
本発明は、上述のような点に鑑みてなされたものであり
、その目的とするところは、より安定かつ任意の負荷電
流に対応でき、がっ、高速スイッチングに対応できるゲ
ートターンオフ形サイリスタの駆動回路を提供するにあ
る。(Object of the Invention) The present invention has been made in view of the above-mentioned points, and its purpose is to provide a gate that is more stable and can handle any load current, and can also handle high-speed switching. The present invention provides a drive circuit for a turn-off type thyristor.
（発明の開示）
本発明に係るゲートターンオフ形サイリスタの駆動回路
にあっては、第１図に示されるように、第１のトランジ
スタ（Ｑｌ）と、反対導電形の第２のトランジスタ（Ｑ
２）のエミッタ・ベース同士を接続し、該エミッタの接
続点に、第１及び第２の抵抗（Ｒ１）、（Ｒ２）の直列
回路の一端を接続し、該直列回路の他端を第２のトラン
ジスタ（Ｑ２）のコレクタに接続し、第１の抵抗（Ｒ１
）の両端にコンデンサ（Ｃ）を接続し、第１のトランジ
スタ（Ｑｌ）のコレクタと、第２のトランジスタ（Ｑ２
）のコレクタとの１ｒ！１に直流電源（Ｅ）を接続し、
第１及び第２のトランジスタ（Ｑｌ）、（Ｑ２）のベー
スの接続点に制御パルスを入力し、第１及び第２の抵抗
（Ｒ１）、（Ｒ２）の接続点をゲートターンオフ形サイ
リスタ（Ｓｌｌ）のゲートに、第１及び第２の抵抗（Ｒ
１）、（Ｒ２）の直列回路の他端をゲートターンオフ形
サイリスタ（ＳＩＩ）の一方の通電端子に接続して成る
ものである。(Disclosure of the Invention) In the gate turn-off type thyristor drive circuit according to the present invention, as shown in FIG.
Connect the emitter and base of 2), connect one end of the series circuit of the first and second resistors (R1) and (R2) to the connection point of the emitter, and connect the other end of the series circuit with the second resistor. is connected to the collector of the transistor (Q2), and the first resistor (R1
) is connected to both ends of the capacitor (C), and the collector of the first transistor (Ql) and the second transistor (Q2
) 1r with the collector! Connect the DC power supply (E) to 1,
A control pulse is input to the connection point of the bases of the first and second transistors (Ql) and (Q2), and the connection point of the first and second resistors (R1) and (R2) is connected to the gate turn-off type thyristor (Sll). ), first and second resistors (R
The other end of the series circuit of 1) and (R2) is connected to one current-carrying terminal of a gate turn-off type thyristor (SII).
本発明の駆動回路にあっては、このように相補的に接続
された第１のトランジスタ（Ｑｌ〉と第２のトランジス
タ（Ｑ２）とが制御パルスの有無に応じて交互にオン・
オフされるようになっており、第１のトランジスタ〈Ｑ
ｌ）めオン時には、トランジスタ（Ｑｌ）とコンデンサ
（Ｃ）及び抵抗（Ｒ１）とを介してＳｌサイリスタ（Ｓ
ｌｌ）のゲートにトリガ電圧が印加され、第２のトラン
ジスタ（Ｑ２）のオン時にはコンデンサ（Ｃ）の蓄積電
荷にてＳｒサイリスタ（ＳＩＩ）のゲートが逆バイアス
されるようになっている。In the drive circuit of the present invention, the first transistor (Ql) and the second transistor (Q2), which are connected in a complementary manner in this way, are turned on and off alternately depending on the presence or absence of a control pulse.
The first transistor <Q
l) When turned on, the Sl thyristor (S
A trigger voltage is applied to the gate of the Sr thyristor (SII), and when the second transistor (Q2) is turned on, the gate of the Sr thyristor (SII) is reverse biased by the charge accumulated in the capacitor (C).
以下、本発明の好ましい実施例を添付図面と共に説明す
る。第１図は本発明の一実施例の回路図である。ＮＰＮ
トランジスタ（Ｑｌ）とＰ Ｎ Ｐ ｌ−ランジスタ（
Ｑ２）とは、そのエミッタ同士及びベース同士をそれぞ
れ接続される。ＮＰＮトランジスタ（Ｑｌ）のコレクタ
は、直流電源（Ｅ＞の正端子に、ＰＮＰトランジスタ（
Ｑ２）のコレクタは直流電源（Ｅ）の負端子に接続され
る。ＮＰＮトランジスタ（Ｑｌ）と、ＰＮＰ）−ランジ
スタ（Ｑ２）のエミッタの接続点には、抵抗（Ｒ１）と
抵抗（Ｒ２）との直列回路の一端を接続し、抵抗（Ｒ１
）の両端にはコンデンサ（Ｃ）を接続する。抵抗（Ｒ２
）の他端は、直？ａ電源（Ｅ）の負端子に接続される。Preferred embodiments of the present invention will be described below with reference to the accompanying drawings. FIG. 1 is a circuit diagram of an embodiment of the present invention. NPN
Transistor (Ql) and P N P l-transistor (
Q2), whose emitters are connected to each other and their bases are connected to each other. The collector of the NPN transistor (Ql) is connected to the positive terminal of the DC power supply (E>) and the collector of the PNP transistor (Ql) is connected to the positive terminal of the DC power supply (E>
The collector of Q2) is connected to the negative terminal of the DC power supply (E). One end of a series circuit of a resistor (R1) and a resistor (R2) is connected to the connection point of the NPN transistor (Ql) and the emitter of the PNP transistor (Q2), and the resistor (R1
) is connected to both ends of the capacitor (C). Resistance (R2
) is the other end straight? a Connected to the negative terminal of the power supply (E).
Ｎ Ｐ Ｎ ｌ−ランジスタ（Ｑｌ）とＰＮＰトランジ
スタ（Ｑ２）のベースは、パルス発生器（ＰＧ）の出力
に接続される。The bases of the N P N l-transistor (Ql) and the PNP transistor (Q2) are connected to the output of the pulse generator (PG).
Ｓｌサイリスタ（ＳＩＩ）のゲート・カソードは、それ
ぞれ抵抗（Ｒ１＞、抵抗（Ｒ２）の接続点及び直流電源
（Ｅ）の負端子に接続される。Ｓｌサイリスタ（Ｓｌｌ
）のアノードは、負荷（Ｌ）を介して直流電源（Ｖ）の
正端子に接続され、この直流電源（Ｖ）の負端子はＳ１
サイリスタ（ＳＩＩ）のカソードに接続される。The gate and cathode of the Sl thyristor (SII) are connected to the connection point of the resistor (R1> and the resistor (R2) and the negative terminal of the DC power supply (E), respectively.
) is connected to the positive terminal of the DC power supply (V) via the load (L), and the negative terminal of this DC power supply (V) is S1
Connected to the cathode of the thyristor (SII).
次に、本回路の動作を説明する。Ｎ Ｐ Ｎ ｌ−ラン
ジスタ（Ｑｌ）と、ＰＮＰトランジスタ（Ｑ２）とは相
補的接続となっているために、第２図（ａ）に示される
ようなパルスがＮＰＮトランジスタ（Ｑｌ）とＰＮＰト
ランジスタ（Ｑ２〉のベースに加えられると、ＮＰＮ）
ランジスタ（Ｑｌ）とＰＮＰトランジスタ（Ｑ２）は、
同図（ｂ）（Ｃ）に示されるように、オンオフされる。Next, the operation of this circuit will be explained. Since the N P N l-transistor (Ql) and the PNP transistor (Q2) are connected in a complementary manner, the pulse shown in FIG. When added to the base of Q2〉, NPN)
The transistor (Ql) and PNP transistor (Q2) are
As shown in (b) and (c) of the same figure, it is turned on and off.
ＮＰＮトランジスタ（Ｑｌ）のオン時に、電源（ＩＥ）
からＮＰＮトランジスタ（Ｑｌ）のコレクタ、エミッタ
を介して、また、抵抗（Ｒ１）を通じて、Ｓｌサイリス
タ（Ｓｌｌ）のゲートに電流が流れ、Ｓｌサイリスタ（
Ｓｌｌ）がオンされる。このとき、同時にコンデンサ（
Ｃ）が充電される。When the NPN transistor (Ql) is turned on, the power supply (IE)
A current flows from the source through the collector and emitter of the NPN transistor (Ql) and through the resistor (R1) to the gate of the Sl thyristor (Sll).
Sll) is turned on. At this time, the capacitor (
C) is charged.
ＮＰＮ）ランジスタ（Ｑｌ）はエミッタフォロア接続と
なっているので、ＮＰＮＩ−ランジスタ（Ｑｌ）のオン
時におけるエミッタ電位は、直流電源（Ｅ）の電圧とは
無関係であって、ベースに入力されるパルスの波高値Ｖ
ｐに依存する。すなわち、ＮＰＮ ｌ−ランジスタ（Ｑ
ｌ）のエミッタ電位を■Ｅとし、また、ＮＰＮトランジ
スタ（Ｑｌ）のベース・エミッタ間電圧をＶａＩ２とす
ると、■ε”Ｖｌｌ ＶＢＥ
で表される。よって、従来例とは異なり、パルス高さＶ
ｐを変化させることにより、■Ｅの値は任意に選択する
ことができる。その上、ゲートに流れ込む電流は、抵抗
（Ｒ１）をコントロールすることにより決定することが
できる。抵抗（Ｒ１）を大きくしても、コンデンサ（Ｃ
）の充電時間は同等変化せず、高速スイッチングに対応
できる。コンデンサ（Ｃ）の充電時間をコントロールす
るものは、トランジスタ（Ｑｌ）のエミッタ出力抵抗で
あり、これは十分に小さい値である。オフ時においては
、ＰＮＰ ！−ランジスタ（Ｑ２）がオンされて、コン
デンサ（Ｃ）とＰＮＰトランジスタ（Ｑ２）のエミッタ
との接続点が接地され、Ｓｌサイリスタ（ＳＩＩ）のゲ
ート・カソード間に、コンデンサ（Ｃ）が接続された形
となる。コンデンサ（Ｃ）のエミッタ側は、正電圧に充
電されており、これが接地されることにより、Ｓｒサイ
リスタ（ＳＩＩ）のゲートは負にバイアスされ、Ｓｌサ
イリスタ（ＳＩＩ）は急速にオフする。オフした後は、
抵抗（Ｒ２）により、Ｓｌサイリスタ（Ｓｌｌ）のゲー
ト・カソードの不用意な電圧上昇が阻止され、オフ状態
を持続することになる。抵抗（Ｒ２）は、Ｓｌサイリス
タ（Ｓ１１）のゲート・カソード間インピーダンスに応
じて値が選択され、マツチングを取るようにするもので
ある。Since the NPN transistor (Ql) is connected as an emitter follower, the emitter potential when the NPNI transistor (Ql) is turned on is independent of the voltage of the DC power supply (E), and the pulse input to the base is independent of the voltage of the DC power supply (E). wave height value V
Depends on p. That is, an NPN l-transistor (Q
If the emitter potential of l) is ■E, and the base-emitter voltage of the NPN transistor (Ql) is VaI2, it is expressed as ■ε”Vll VBE. Therefore, unlike the conventional example, the pulse height V
By changing p, the value of ■E can be arbitrarily selected. Moreover, the current flowing into the gate can be determined by controlling the resistance (R1). Even if the resistance (R1) is increased, the capacitor (C
) charging time remains unchanged and can support high-speed switching. What controls the charging time of the capacitor (C) is the emitter output resistance of the transistor (Ql), which has a sufficiently small value. When off, PNP! - The transistor (Q2) was turned on, the connection point between the capacitor (C) and the emitter of the PNP transistor (Q2) was grounded, and the capacitor (C) was connected between the gate and cathode of the Sl thyristor (SII). It takes shape. The emitter side of the capacitor (C) is charged to a positive voltage, and when this is grounded, the gate of the Sr thyristor (SII) is negatively biased, and the Sl thyristor (SII) is quickly turned off. After turning off,
The resistor (R2) prevents an inadvertent voltage increase at the gate and cathode of the Sl thyristor (Sll), thereby maintaining the off state. The value of the resistor (R2) is selected depending on the impedance between the gate and cathode of the Sl thyristor (S11) to ensure matching.
本発明では、Ｓｌサイリスタ（Ｓ１１）の負荷電流が大
きい場合には、これに見合う容ｉｔのコンデンサ（（”
）を選択して用いれば良い。コンデンサ（Ｃ）の客足が
大きくなっても、同等高速スイッチングにｇＪ ３７１
．Ｒを与えるものではなく、安定的に駆動することかで
きる。なお、第２図（ｄ）にＳｌサイリスタ（ＳＩＩ）
のゲート駆動波形を示す。In the present invention, when the load current of the Sl thyristor (S11) is large, a capacitor (("
) can be selected and used. Even if the number of customers for capacitors (C) increases, gJ 371 will provide equivalent high-speed switching.
．． It does not give R, but it can be driven stably. In addition, the Sl thyristor (SII) is shown in Fig. 2(d).
The gate drive waveform of
（発明の効果）
本発明は上述のように構成されているので、負荷電流の
大きさに拘わらず、高速且つ安定にゲートターンオフ形
サイリスタをスイ・ソチングできる駆動回路を提供する
ことかてさ、かつ、ＮＰＮトランジスタとＰＮＰＩ〜ラ
ンジスタ、及び、抵抗等は容易に集積化できるために、
これらをパルス発生器と共に１チツプＩＣとすることも
でき、装置の小形化、高信頼化、ひいては、コストダウ
ンに寄与することができるという効果がある。(Effects of the Invention) Since the present invention is configured as described above, an object of the present invention is to provide a drive circuit that can quickly and stably switch a gate turn-off type thyristor regardless of the magnitude of the load current. In addition, since NPN transistors, PNPI transistors, resistors, etc. can be easily integrated,
These can be integrated into a single chip IC together with the pulse generator, which has the effect of contributing to miniaturization of the device, higher reliability, and further cost reduction.
第１図は本発明の一実施例の回路図、第２図は同上の動
作波形図、第３図は従来例のＵｉＪ路図である。
（Ｓｌｌ）はＳＩサイリスタ、（Ｑｌ＞、（Ｑ２）はト
ランジスタ、（Ｒ１）、（Ｒ２’）は抵抗、（Ｃ）はコ
ンデンサ、（Ｅ）は直流電源、（Ｐ Ｇ ）はパルス発
生器である。FIG. 1 is a circuit diagram of an embodiment of the present invention, FIG. 2 is an operational waveform diagram of the same as above, and FIG. 3 is a UiJ path diagram of a conventional example. (Sll) is an SI thyristor, (Ql>, (Q2) are transistors, (R1), (R2') are resistors, (C) is a capacitor, (E) is a DC power supply, (PG) is a pulse generator. be.
Claims (1)
ンジスタのエミッタ・ベース同士を接続し、該エミッタ
の接続点に、第１及び第２の抵抗の直列回路の一端を接
続し、該直列回路の他端を第２のトランジスタのコレク
タに接続し、第１の抵抗の両端にコンデンサを接続し、
第１のトランジスタのコレクタと、第２のトランジスタ
のコレクタとの間に直流電源を接続し、第１及び第２の
トランジスタのベースの接続点に制御パルスを入力し、
第１及び第２の抵抗の接続点をゲートターンオフ形サイ
リスタのゲートに、第１及び第２の抵抗の直列回路の他
端をゲートターンオフ形サイリスタの一方の通電端子に
接続して成るゲートターンオフ形サイリスタの駆動回路
。(1) Connect the emitters and bases of the first transistor and the second transistor of opposite conductivity type, connect one end of the series circuit of the first and second resistors to the connection point of the emitters, and Connecting the other end of the series circuit to the collector of the second transistor, connecting a capacitor across the first resistor,
Connecting a DC power source between the collector of the first transistor and the collector of the second transistor, inputting a control pulse to the connection point between the bases of the first and second transistors,
A gate turn-off type in which the connection point of the first and second resistors is connected to the gate of a gate turn-off type thyristor, and the other end of the series circuit of the first and second resistors is connected to one current-carrying terminal of the gate turn-off type thyristor. Thyristor drive circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61094217A JPS62250717A (en) | 1986-04-23 | 1986-04-23 | Drive circuit of gate turn-off type thyristor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61094217A JPS62250717A (en) | 1986-04-23 | 1986-04-23 | Drive circuit of gate turn-off type thyristor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62250717A true JPS62250717A (en) | 1987-10-31 |
Family
ID=14104148
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61094217A Pending JPS62250717A (en) | 1986-04-23 | 1986-04-23 | Drive circuit of gate turn-off type thyristor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62250717A (en) |
-
1986
- 1986-04-23 JP JP61094217A patent/JPS62250717A/en active Pending
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