JPS6223609A - Ａｆｃ回路 - Google Patents
Ａｆｃ回路Info
- Publication number
- JPS6223609A JPS6223609A JP16181285A JP16181285A JPS6223609A JP S6223609 A JPS6223609 A JP S6223609A JP 16181285 A JP16181285 A JP 16181285A JP 16181285 A JP16181285 A JP 16181285A JP S6223609 A JPS6223609 A JP S6223609A
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- output
- tuning
- detuning
- division ratio
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Channel Selection Circuits, Automatic Tuning Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は同調周波数自動制御（Ａｐｒ ）回路に係す、
特に、ＰＬＬシンセサイザチューナに好適な周波数微調
、急速同調に関するものである。
特に、ＰＬＬシンセサイザチューナに好適な周波数微調
、急速同調に関するものである。
ＰＬＬシンセサイザチューナにおける同調周波数自動制
御（以下ＡＦＣと記す）は、例えば特開昭５８−１０６
９１２号２％開昭５８−２４２２６号に記載しているよ
うに、ＵＰＺＤｏＷＮカウンタ出力でプログラマブル分
周器を制御することにより、同調周波数の微調な行りて
いる。このような方式では、カウンタクロックの計数と
ループ応答が同調引き込みの時間を決定づけている。ク
ロック数が少ないと引き込みに時間は短いが、同調の精
度が劣る。クロックが多いと、精度が上るが引き込み時
間が遅くなる。上記のように、引き込み時間と同調精度
を両立させることに対する配慮がされていなかった。
御（以下ＡＦＣと記す）は、例えば特開昭５８−１０６
９１２号２％開昭５８−２４２２６号に記載しているよ
うに、ＵＰＺＤｏＷＮカウンタ出力でプログラマブル分
周器を制御することにより、同調周波数の微調な行りて
いる。このような方式では、カウンタクロックの計数と
ループ応答が同調引き込みの時間を決定づけている。ク
ロック数が少ないと引き込みに時間は短いが、同調の精
度が劣る。クロックが多いと、精度が上るが引き込み時
間が遅くなる。上記のように、引き込み時間と同調精度
を両立させることに対する配慮がされていなかった。
本発明の目的は、選局周波数に、精度よく。
すみやかに引き込むＡ１０回路を提供することにある。
・
〔発明の概要〕
本発明によるＡ１０回路は、離調検出回路のアナログ信
号をディジタル信号に変換し、同調時の上記ディジタル
信号をプログラマブル分周器の分周比の基単値Ｎに等し
く設定し、離調によって得られる離調ディジタル信号Ｎ
′とＮとの差分Δルで前記分周比を制御することにより
、選局用の局部発振器を制御することにある。
号をディジタル信号に変換し、同調時の上記ディジタル
信号をプログラマブル分周器の分周比の基単値Ｎに等し
く設定し、離調によって得られる離調ディジタル信号Ｎ
′とＮとの差分Δルで前記分周比を制御することにより
、選局用の局部発振器を制御することにある。
以下、本発明の一実施例を第１図によシ説明する。１は
受信ＲＦ大入力２は選択用の混合器（ＭＩｙ）、３は中
間周波数増幅器（ＩＦ）、４は周波数弁別器（ＤＥＴ）
、５は復調出力、６は局部発振用の電圧制御発振器（Ｖ
ＣＯ）、７はローパスフィルタ（Ｌｐｐ ）、８は位相
比較器、９は固定分局器、１０は水晶発振器、１１は選
局用のプログラマブル分周器（ＰＤ）、１２はディジタ
ルデータの加算器（ｉｎｎ）、ｓは選局を指令し分局値
を出力する制御器（Ｃ０ＮＴ ）、１４は受信周波数の
離調を検出する離調検出器（Ｆ、 ＤＥＴ ） 。
受信ＲＦ大入力２は選択用の混合器（ＭＩｙ）、３は中
間周波数増幅器（ＩＦ）、４は周波数弁別器（ＤＥＴ）
、５は復調出力、６は局部発振用の電圧制御発振器（Ｖ
ＣＯ）、７はローパスフィルタ（Ｌｐｐ ）、８は位相
比較器、９は固定分局器、１０は水晶発振器、１１は選
局用のプログラマブル分周器（ＰＤ）、１２はディジタ
ルデータの加算器（ｉｎｎ）、ｓは選局を指令し分局値
を出力する制御器（Ｃ０ＮＴ ）、１４は受信周波数の
離調を検出する離調検出器（Ｆ、 ＤＥＴ ） 。
１５はアナログ／ディジタル変換器（以下ＡＤ変換器と
記す）、１６はディジタル演算器（ｓｕｎ ）、１７は
一時記憶用のラッチである。離調検出器１４〜ラツチ１
７を除き、制御器１３の出力でＰＤｌｌを直接制御する
と、従来のＰＬＬシンセサイザの構成であＦ）、ＰＤｌ
ｌに入力する分周比データによシ希望受信チャネルがセ
レクトされるのは周知の動作である。
記す）、１６はディジタル演算器（ｓｕｎ ）、１７は
一時記憶用のラッチである。離調検出器１４〜ラツチ１
７を除き、制御器１３の出力でＰＤｌｌを直接制御する
と、従来のＰＬＬシンセサイザの構成であＦ）、ＰＤｌ
ｌに入力する分周比データによシ希望受信チャネルがセ
レクトされるのは周知の動作である。
さて加算器１２．離調検出器１４〜ラツチ１７を加えた
本発明の動作説明を第１図と第２図によって行う。離調
検出器１４の出力は周波数弁別器４の復調出力を平滑し
たものであシ、周波数と出力電圧の関係５字出力を第２
図（α）に示す。同図（ｂ）はＡＤ変換器１５の出力で
ある。１０点にあると受信周波数がセンタにあることを
示し、復調レベル（ダイナミックレベル）、リニアリテ
ィ等において最良点となる。この時、ＡＤ変換器１５の
ディジタル出力は”ｏｏｏｏ“である。ＡＤ変換器１５
の出力は第２図に示すように５字出力に対応し” ０１
１１”から“１０００”まで変換される。ＭＳＢは正負
を示すサインビットである（２′コンブリメント）。
本発明の動作説明を第１図と第２図によって行う。離調
検出器１４の出力は周波数弁別器４の復調出力を平滑し
たものであシ、周波数と出力電圧の関係５字出力を第２
図（α）に示す。同図（ｂ）はＡＤ変換器１５の出力で
ある。１０点にあると受信周波数がセンタにあることを
示し、復調レベル（ダイナミックレベル）、リニアリテ
ィ等において最良点となる。この時、ＡＤ変換器１５の
ディジタル出力は”ｏｏｏｏ“である。ＡＤ変換器１５
の出力は第２図に示すように５字出力に対応し” ０１
１１”から“１０００”まで変換される。ＭＳＢは正負
を示すサインビットである（２′コンブリメント）。
制御器１３によって加算器１２を介してＰＤｌｌを制御
し、受信チャネルが設定され、５字出力が得られて、受
信周波数が得られると、離調検出器よりＤＣ電圧が出力
される。センタ周波数に同調していると、 ＡＤ変換器
１５の出力は“００００“である。ラッチ１７は、受信
チャネル設定と同時にオールゼロ”００００″にリセッ
トされており、演算器１６は、ＡＤ変換器１５の出力α
とラッチ出力データｂの差を演算し、その結果をラッチ
１７に記憶する。この場合、２人力とも” ｏｏｏｏ“
であるので、その結果、”００００°がラッチ１７に記
憶される。加算器人力ｄが“００００“であるので初期
設定の受信チャネル分周比データが保持され、プログラ
マブル分周器１１の設定は動かない。
し、受信チャネルが設定され、５字出力が得られて、受
信周波数が得られると、離調検出器よりＤＣ電圧が出力
される。センタ周波数に同調していると、 ＡＤ変換器
１５の出力は“００００“である。ラッチ１７は、受信
チャネル設定と同時にオールゼロ”００００″にリセッ
トされており、演算器１６は、ＡＤ変換器１５の出力α
とラッチ出力データｂの差を演算し、その結果をラッチ
１７に記憶する。この場合、２人力とも” ｏｏｏｏ“
であるので、その結果、”００００°がラッチ１７に記
憶される。加算器人力ｄが“００００“であるので初期
設定の受信チャネル分周比データが保持され、プログラ
マブル分周器１１の設定は動かない。
次に、他の受信チャネルに設定値を指定した時、送信側
のセンタ周波数がズしていたり、水晶発振器１００周波
数のズレによって、離調検出出力のＤＣレベルが、第２
図の５字ポイント１９のような電圧になると、ＡＤ変換
器１５の出力はれ−００１１が現れる。差分検出の演算
器出力は、ｂ−αの演算結果となる。データのＭＳＥが
正の領域で０、負の領域で１の２′コンブリメントで表
わしているので、減算は、加算と同様に扱いＡ
００００ ＋ ａ ００１１ ｃ ００１１ となる。演算結果Ｃはラッチ１７に記憶される。
のセンタ周波数がズしていたり、水晶発振器１００周波
数のズレによって、離調検出出力のＤＣレベルが、第２
図の５字ポイント１９のような電圧になると、ＡＤ変換
器１５の出力はれ−００１１が現れる。差分検出の演算
器出力は、ｂ−αの演算結果となる。データのＭＳＥが
正の領域で０、負の領域で１の２′コンブリメントで表
わしているので、減算は、加算と同様に扱いＡ
００００ ＋ ａ ００１１ ｃ ００１１ となる。演算結果Ｃはラッチ１７に記憶される。
ラッチ１７の出力は加算器１２のｄ入力より予め設定し
た受信チャネルの分周比データ（−Ｃ入力）と加算され
、プログラマブル分周器の分周比を微調し、受信周波数
を再設定する。離調周波数ズレによるアナログ信号をＡ
Ｄ変換した時のステップ（分解能）と、プログラマブル
分周器１１の分周比ステップ（微調用下位ビット）を可
変周波数を介して等しくすると、１回の周波数変更で、
中心周波数に設定することができる。つまシ上記の例で
、ランチ出力が”００１１°に変更されて、新たに離調
検出器１４．．４Ｄ変換器１５を介してフィードバツク
された新しいデータα′はｆＣ相当のディジタルデータ
゛００００”となり、ラッチ出力データｂと新たに演算
されると、Ａ’ ００１１ ＋ α’ ｏｏｏ。
た受信チャネルの分周比データ（−Ｃ入力）と加算され
、プログラマブル分周器の分周比を微調し、受信周波数
を再設定する。離調周波数ズレによるアナログ信号をＡ
Ｄ変換した時のステップ（分解能）と、プログラマブル
分周器１１の分周比ステップ（微調用下位ビット）を可
変周波数を介して等しくすると、１回の周波数変更で、
中心周波数に設定することができる。つまシ上記の例で
、ランチ出力が”００１１°に変更されて、新たに離調
検出器１４．．４Ｄ変換器１５を介してフィードバツク
された新しいデータα′はｆＣ相当のディジタルデータ
゛００００”となり、ラッチ出力データｂと新たに演算
されると、Ａ’ ００１１ ＋ α’ ｏｏｏ。
ｃ ００１１
となや、ラッチ出力は“００１１”で安定する。
ところで、フィードバックの応答は、ラッチ１７を制御
するクロックサイクル、及び、ＶＣＯ６を含むＰＬＬル
ープの時定数にかかわる。例えば上記の例で、１回目の
応答で５字出力がｆＣを越えポイント２０に示す場所に
来た場合、ＡＤ変換出力はα’＝１１１１となり、演算
器１６の出力Ｃ′は、Ａ’ ０ｆｆｉ１１ ＋ α’ １１１１ ｃ’ ００１０ となる。つぎの応答でα’ −ｏｏｏｏが出力されると
、ラッチ１７の出力は００１０で安定する。
するクロックサイクル、及び、ＶＣＯ６を含むＰＬＬル
ープの時定数にかかわる。例えば上記の例で、１回目の
応答で５字出力がｆＣを越えポイント２０に示す場所に
来た場合、ＡＤ変換出力はα’＝１１１１となり、演算
器１６の出力Ｃ′は、Ａ’ ０ｆｆｉ１１ ＋ α’ １１１１ ｃ’ ００１０ となる。つぎの応答でα’ −ｏｏｏｏが出力されると
、ラッチ１７の出力は００１０で安定する。
上記のように、最初の応答で、直接センタ周波数近傍に
調整され、その後すみやかに微調させることができる。
調整され、その後すみやかに微調させることができる。
第６図は本発明の他の実施例である。前例において１周
波数の微調をプログラマブル分周器１１の分周比を制御
して行ったのに対し、本例は前例の基準信号源である水
晶発振器１０の代りに可変信号漂砂を用い、この可変信
号漂砂の周波数を微調することによって受信周波数の自
動制御を行おうとするものである。
波数の微調をプログラマブル分周器１１の分周比を制御
して行ったのに対し、本例は前例の基準信号源である水
晶発振器１０の代りに可変信号漂砂を用い、この可変信
号漂砂の周波数を微調することによって受信周波数の自
動制御を行おうとするものである。
第３図において、第１図と異なる点は、制御器１５の出
力は直接プログラマブル分周器１１に接続され、プログ
ラマブル分周器１１のクロック信号が可変信号源Ｕより
入力されている所である。２１は、水晶発振器１０と同
じ中心周波数が出力されるＶＣｏ、 ２２はローパスフ
ィルタ（ＬＰＦ ）−２３は位相比較器、２４は分周器
、２５は水晶発振器、２６はプログラマブル分周器、２
７はディジタルの加算器である。
力は直接プログラマブル分周器１１に接続され、プログ
ラマブル分周器１１のクロック信号が可変信号源Ｕより
入力されている所である。２１は、水晶発振器１０と同
じ中心周波数が出力されるＶＣｏ、 ２２はローパスフ
ィルタ（ＬＰＦ ）−２３は位相比較器、２４は分周器
、２５は水晶発振器、２６はプログラマブル分周器、２
７はディジタルの加算器である。
初期状態において、周波数微調用のディジタル信号であ
るランチ１７の出力は、全てゼロであシ、加算器２７の
出力は固定分周値ＮＮである。
るランチ１７の出力は、全てゼロであシ、加算器２７の
出力は固定分周値ＮＮである。
分周器２４の分周比をＮＮと同じにすることによりＶＣ
Ｏ２１の出力周波数は水晶発振器２５０周波数に等しく
なる。その後、離調検出器１４によシ離調ＤＣ電圧がＡ
Ｄ変換器１５．演算器１６．ラッチ１７を介して、加算
器２７にフィードバックされると、前実施例と同様に、
プログラム分局器２６の分周比を変更し、ＶＣＯ２１の
周波数を変化させる。よってＶＣＯ６を中心とするＰＬ
Ｌ回路よシ混合器２の局部発振周波数が変更され、受信
周波数は同調周波数に自動制御される。
Ｏ２１の出力周波数は水晶発振器２５０周波数に等しく
なる。その後、離調検出器１４によシ離調ＤＣ電圧がＡ
Ｄ変換器１５．演算器１６．ラッチ１７を介して、加算
器２７にフィードバックされると、前実施例と同様に、
プログラム分局器２６の分周比を変更し、ＶＣＯ２１の
周波数を変化させる。よってＶＣＯ６を中心とするＰＬ
Ｌ回路よシ混合器２の局部発振周波数が変更され、受信
周波数は同調周波数に自動制御される。
第２の実施例においても、離調周波数に対しその差分な
直接補正し、すみやかに同調周波数に引き込ませること
ができる。
直接補正し、すみやかに同調周波数に引き込ませること
ができる。
第４図は、第３図の本発明実施例の中のＡＤ変換器１５
からプログラマブル分周器２６までの具体例である。第
４図において、１５はＡＤ変換器。
からプログラマブル分周器２６までの具体例である。第
４図において、１５はＡＤ変換器。
２９はインバータ、３０はディジタルの４ビツト加算器
、１７は４ビツトラツチ、３１は７ビツト制御のプログ
ラマブル分周器、３２はシステムの制御回路である。
、１７は４ビツトラツチ、３１は７ビツト制御のプログ
ラマブル分周器、３２はシステムの制御回路である。
ＡＤ変換器１５は入力されたアナログの離調電圧を４ビ
ツトのディジタル信号に変換する。インバータ２９はＭ
ＳＥを反転させ、ディジタル信号の形式を２′コンブリ
メントにするものである。
ツトのディジタル信号に変換する。インバータ２９はＭ
ＳＥを反転させ、ディジタル信号の形式を２′コンブリ
メントにするものである。
加算器３０は、本来差分演算器であるが入力信号を２′
コンブリメントにすることにより加算器で差分演算を行
う。
コンブリメントにすることにより加算器で差分演算を行
う。
ラッチ１７は入力端子α〜ｄの４ビツトデータをＣＫ端
子のクロック信号３４ Ｋよって記憶し、出力端子Ａ−
１）に出力する。Ｒ５はリセット信号３３−によってラ
ッチ内容をリセット（ゼロ）する端子である。
子のクロック信号３４ Ｋよって記憶し、出力端子Ａ−
１）に出力する。Ｒ５はリセット信号３３−によってラ
ッチ内容をリセット（ゼロ）する端子である。
プログラマブル分周器３１は、７ビツトの分周比設定に
よυ、入力信号３６（ＩＮ）を分周し出力端子３７ （
ｏｔｔｒ ）に分周後の信号を出力する。
よυ、入力信号３６（ＩＮ）を分周し出力端子３７ （
ｏｔｔｒ ）に分周後の信号を出力する。
まず最初ＡＦＣ動作前にシステム制御回路３２のリセッ
ト信号３６よす、ラッチ１７の出力は、Ａ〜Ｄ全て、ゼ
ロにセットされる。その結果プログラマブル分周器３１
の分周比設定は、ＭＳＢよυＬＳＢへｌ １０００００
０ Ｊとなる。ＭＳＢが１となるのは、ラッチ１７のＡ
出力を入力としているからで、第３図の加算器２７０機
能をもち、この「１００００００ Ｊは固定分周比ＮＮ
に相当するものである。
ト信号３６よす、ラッチ１７の出力は、Ａ〜Ｄ全て、ゼ
ロにセットされる。その結果プログラマブル分周器３１
の分周比設定は、ＭＳＢよυＬＳＢへｌ １０００００
０ Ｊとなる。ＭＳＢが１となるのは、ラッチ１７のＡ
出力を入力としているからで、第３図の加算器２７０機
能をもち、この「１００００００ Ｊは固定分周比ＮＮ
に相当するものである。
この時、加算器３００Ｂ１〜Ｂ４人力は全てゼロ、Ａ１
〜Ａ４人力は、 ＡＤ変換スタート信号３５が入力され
、ＡＤ変換器１５に出力が現れるまで不定である。ＡＦ
Ｃ動作開始によりスタート信号５５がＡＤ変換器１５に
入力されると、離調電圧がディジタル変換され、その出
力が加算器３０のＡ１−Ａ４に入力される。加算器出力
Σ１〜Σ４は、誤差信号としてラッチ１７に導かれ、ク
ロック信号３４の入力によってラッチ１７に記憶される
。そして新たに、プログラマブル分周比を設定し、周波
数の微調な行なうことができる。
〜Ａ４人力は、 ＡＤ変換スタート信号３５が入力され
、ＡＤ変換器１５に出力が現れるまで不定である。ＡＦ
Ｃ動作開始によりスタート信号５５がＡＤ変換器１５に
入力されると、離調電圧がディジタル変換され、その出
力が加算器３０のＡ１−Ａ４に入力される。加算器出力
Σ１〜Σ４は、誤差信号としてラッチ１７に導かれ、ク
ロック信号３４の入力によってラッチ１７に記憶される
。そして新たに、プログラマブル分周比を設定し、周波
数の微調な行なうことができる。
本発明によれば、離調周波数の値を直接検知し、局部発
振制御用のプログラマブル分周比をダイレクト制御でき
るので、すみやかにかつ精度の高い周波数同調を行なう
効果がある１
振制御用のプログラマブル分周比をダイレクト制御でき
るので、すみやかにかつ精度の高い周波数同調を行なう
効果がある１
第１図は、本発明の一実施例の回路図、第２図（α）は
周波数弁別器のＳ字出力図、第２図＜ｂ＞はディジタル
変換後のディジタル信号を示す図、第３図は本発明の他
の実施例の回路図、第４図は第３図のＡＤ変換器からプ
ログラマブル分周器までの具体回路図である。 ６．２１・・・・・・・・・・・・・・・・・・電圧制
御発振器７．２２・・・・・・・・・・・・・・・・・
・ＬＰＦ８．２３・・・・・・・・・・・・・・・・・
・位相比較器１０．２５・・−・・・・・・・・・・・
水晶発振器１１．２６，３１・・・・・・・・・プログ
ラマブル分周器１２．２７．３０・・・・・・・・・加
算器１４・・・・・・・・・・・・・・・・・・・・−
・・離調検出器１５・・・・・・・・・・・・・・・・
・・・・・・・・ＡＤ変換器１６・・・・・・・・・・
・−・・・・・・・・・・・ディジタル演算器基 １
図 ｚ２記 （α）（）） ヱ３回 宣 ４− あ
周波数弁別器のＳ字出力図、第２図＜ｂ＞はディジタル
変換後のディジタル信号を示す図、第３図は本発明の他
の実施例の回路図、第４図は第３図のＡＤ変換器からプ
ログラマブル分周器までの具体回路図である。 ６．２１・・・・・・・・・・・・・・・・・・電圧制
御発振器７．２２・・・・・・・・・・・・・・・・・
・ＬＰＦ８．２３・・・・・・・・・・・・・・・・・
・位相比較器１０．２５・・−・・・・・・・・・・・
水晶発振器１１．２６，３１・・・・・・・・・プログ
ラマブル分周器１２．２７．３０・・・・・・・・・加
算器１４・・・・・・・・・・・・・・・・・・・・−
・・離調検出器１５・・・・・・・・・・・・・・・・
・・・・・・・・ＡＤ変換器１６・・・・・・・・・・
・−・・・・・・・・・・・ディジタル演算器基 １
図 ｚ２記 （α）（）） ヱ３回 宣 ４− あ
Claims (1)
- 選局用の局部発振回路をＰＬＬで構成し、前記ＰＬＬを
構成するプログラマブル分周器の分周比を制御すること
により選局動作を行うシンセサイザ方式チューナにおい
て、同調離調を検出する離調検出回路と、前記離調検出
回路のアナログ出力信号をディジタル信号に変換するア
ナログ／ディジタル変換回路と、１方の入力が前記アナ
ログ／ディジタル変換回路の出力信号であり、他方の入
力がラッチ群の出力に接続され、出力が前記ラッチ群の
入力に接続された比較演算器と、前記ラッチ群の出力デ
ータと、選局用分周比データを加算する加算器を具備し
、前記加算器の出力を前記プログラマブル分周器に接続
し、離調ディジタル信号に対応して前記プログラマブル
分周比を制御して自動周波数同調を行うことを特徴とす
るＡＦＣ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16181285A JPS6223609A (ja) | 1985-07-24 | 1985-07-24 | Ａｆｃ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16181285A JPS6223609A (ja) | 1985-07-24 | 1985-07-24 | Ａｆｃ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6223609A true JPS6223609A (ja) | 1987-01-31 |
Family
ID=15742378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16181285A Pending JPS6223609A (ja) | 1985-07-24 | 1985-07-24 | Ａｆｃ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6223609A (ja) |
-
1985
- 1985-07-24 JP JP16181285A patent/JPS6223609A/ja active Pending
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