JPS622339A - 処理装置の立上げ処理方法 - Google Patents
処理装置の立上げ処理方法Info
- Publication number
- JPS622339A JPS622339A JP60140485A JP14048585A JPS622339A JP S622339 A JPS622339 A JP S622339A JP 60140485 A JP60140485 A JP 60140485A JP 14048585 A JP14048585 A JP 14048585A JP S622339 A JPS622339 A JP S622339A
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- JP
- Japan
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- main memory
- system program
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- program
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、処理装置の立上げ処理方法にかかわり、特に
ワークステーション等の再立上げの許容されるシステム
で主メモリエラー発生により動作を停止した後の再立上
げ時の処理方法に関する。
ワークステーション等の再立上げの許容されるシステム
で主メモリエラー発生により動作を停止した後の再立上
げ時の処理方法に関する。
処理装置内の主記憶の高信頼化については、例えば公知
例１ ｒＩＣマニュアル（富士通）」のＰ。
例１ ｒＩＣマニュアル（富士通）」のＰ。
１０−１〜Ｐ、１０−１８ に示されるような誤り訂
正符号（ＦＣＣ）を用いた１ビット自動修正力式が知ら
れている。この方式を使用すれば、故障率５ ｆｉｔの
ダイナミックＲＡＭを約３００個使ったシステムの１年
間の故障率は約３ Ｘ １０−”であり信頼性上の問題
はない、しかしデータ１６ビツトに対し６ビツトもの冗
長ビットを付加するため、価格の上昇、１ボードに実装
できる記憶容量減少という欠点がある。また、公知例２
「マニュアルＨＩＴＡＣＭ −２４０Ｈ，システム概説
」のＰ６２〜６３に示されている方式、即ち故障の発生
したページを切離し、新たなページを確保する方式を採
れば、１ビツトの冗長ビットで済むパリティチェック方
式でよく１価格の上昇はない、しかしページの管理を行
うシステムプログラムが走る主記憶上のエリア内で発生
した故障に対してはバックアップできない。従って故障
率５ ｆｉｔのダイナミックＲ′ＡＭ１７個をシステム
プログラムの走るエリアに用いたとすると、このエリア
に対しては何の対策もないから、１年間の故障率は約０
．０００７となる。もし、このようなシステムを１００
０台フィールドに出せば、１年間にいずれかのシステム
がダウンする確率は約０．７であり、信頼性が不充分で
ある。
正符号（ＦＣＣ）を用いた１ビット自動修正力式が知ら
れている。この方式を使用すれば、故障率５ ｆｉｔの
ダイナミックＲＡＭを約３００個使ったシステムの１年
間の故障率は約３ Ｘ １０−”であり信頼性上の問題
はない、しかしデータ１６ビツトに対し６ビツトもの冗
長ビットを付加するため、価格の上昇、１ボードに実装
できる記憶容量減少という欠点がある。また、公知例２
「マニュアルＨＩＴＡＣＭ −２４０Ｈ，システム概説
」のＰ６２〜６３に示されている方式、即ち故障の発生
したページを切離し、新たなページを確保する方式を採
れば、１ビツトの冗長ビットで済むパリティチェック方
式でよく１価格の上昇はない、しかしページの管理を行
うシステムプログラムが走る主記憶上のエリア内で発生
した故障に対してはバックアップできない。従って故障
率５ ｆｉｔのダイナミックＲ′ＡＭ１７個をシステム
プログラムの走るエリアに用いたとすると、このエリア
に対しては何の対策もないから、１年間の故障率は約０
．０００７となる。もし、このようなシステムを１００
０台フィールドに出せば、１年間にいずれかのシステム
がダウンする確率は約０．７であり、信頼性が不充分で
ある。
本発明の目的は、上記故障発生ページを切離す方式に於
て、主メモリ上のシステムプログラム領域故障時にも直
ちに復旧して処理動作を継続できる処理装置の立上げ処
理方法を提供するにある。
て、主メモリ上のシステムプログラム領域故障時にも直
ちに復旧して処理動作を継続できる処理装置の立上げ処
理方法を提供するにある。
本発明は、故障発生ページを切はなす方式に於て、両立
上げ時にメモリ配置を自動変更するためのアドレス一部
変更手段を付加し、ページ管理を行うシステムプログラ
ムが走るエリア内で故障が発生しダウンした場合であっ
ても、再立上げ時にシステムプログラムが故障発生エリ
アとは異るエリアに自動的に割付けられるようにしたこ
とを特徴とするものである。
上げ時にメモリ配置を自動変更するためのアドレス一部
変更手段を付加し、ページ管理を行うシステムプログラ
ムが走るエリア内で故障が発生しダウンした場合であっ
ても、再立上げ時にシステムプログラムが故障発生エリ
アとは異るエリアに自動的に割付けられるようにしたこ
とを特徴とするものである。
本発明の実施例を以下に説明する。第１図は、例えば公
知例３ｒマニュアルＨＩＩＡＣＥ −７１００処理装置
解説書」の図１．２−３に示された処理装置に本発明
を適用した場合の主記憶１の内部構成を示すもので１通
常の処理装置における誤り訂正機構の代わりにパリティ
機構６が設けられ、またアドレス一部変更機構８が新た
に加えられている。
知例３ｒマニュアルＨＩＩＡＣＥ −７１００処理装置
解説書」の図１．２−３に示された処理装置に本発明
を適用した場合の主記憶１の内部構成を示すもので１通
常の処理装置における誤り訂正機構の代わりにパリティ
機構６が設けられ、またアドレス一部変更機構８が新た
に加えられている。
主記憶１の主要構成を成すダイナミックＲＡＭ２はデー
タ用１６ビツト対応部とパリティ用１ビツト対応部に分
割される。ダイナミックＲＡＭ制御機構５はインターフ
ェイス４を介してダイナミックＲＡＭ２のアクセスを制
御し、また、リフレッシュの制御も行う、パリティ機構
６は、主記憶１のリードアクセス時にダイナミックＲＡ
Ｍ１２からの読出しデータをパリティビットを含めてチ
ェックし、パリティエラーの場合はパリティエラー信号
９がオンする。主記憶１のライトアクセス時は、ダイナ
ミックＲＡＭ制御機構５からインターフェイス４に出力
されたダイナミックＲＡＭ書込用データ１６のビットに
対してパリティを生成し、インターフェイス４にダイナ
ミックＲＡＭ書込用パリティ１ビツトとして出力する０
本発明の特徴とするアドレス一部変更機構８は、インタ
ーフェイス１０を介してプロセッサからアクセスされる
アドレスを一部変更し、インターフェイス７を通してダ
イナミックＲＡＭ制御機構５に出力する機能を持つ、パ
リティエラー信号９は、アドレス一部変更機構８に入力
される。また同信号９はプロセッサにも返される。プロ
セッサでは、パリティエラーが発生したことを知るとエ
ラー割込を発生してシステムプログラムに報告する。シ
ステムプログラムは公知例２に示す如く、そのページを
使用禁止とし、別に新たなページを確保し、必要に応じ
て磁気ディスク等の補助記憶装置から新たなページに再
ロードし、処理を一続行することができる。しかし、ペ
ージを管理するシステムプログラムの使用エリアでのパ
リティエラー発生時はプロセッサは即時に停止する。停
止した場合、ユーザーは公知例３に示されるようなコン
ソールパネルのリセットスイッチを押して再立上げを試
みることができる。なお、リセットスイッチを押したと
き、リセット信号１１がオンする。
タ用１６ビツト対応部とパリティ用１ビツト対応部に分
割される。ダイナミックＲＡＭ制御機構５はインターフ
ェイス４を介してダイナミックＲＡＭ２のアクセスを制
御し、また、リフレッシュの制御も行う、パリティ機構
６は、主記憶１のリードアクセス時にダイナミックＲＡ
Ｍ１２からの読出しデータをパリティビットを含めてチ
ェックし、パリティエラーの場合はパリティエラー信号
９がオンする。主記憶１のライトアクセス時は、ダイナ
ミックＲＡＭ制御機構５からインターフェイス４に出力
されたダイナミックＲＡＭ書込用データ１６のビットに
対してパリティを生成し、インターフェイス４にダイナ
ミックＲＡＭ書込用パリティ１ビツトとして出力する０
本発明の特徴とするアドレス一部変更機構８は、インタ
ーフェイス１０を介してプロセッサからアクセスされる
アドレスを一部変更し、インターフェイス７を通してダ
イナミックＲＡＭ制御機構５に出力する機能を持つ、パ
リティエラー信号９は、アドレス一部変更機構８に入力
される。また同信号９はプロセッサにも返される。プロ
セッサでは、パリティエラーが発生したことを知るとエ
ラー割込を発生してシステムプログラムに報告する。シ
ステムプログラムは公知例２に示す如く、そのページを
使用禁止とし、別に新たなページを確保し、必要に応じ
て磁気ディスク等の補助記憶装置から新たなページに再
ロードし、処理を一続行することができる。しかし、ペ
ージを管理するシステムプログラムの使用エリアでのパ
リティエラー発生時はプロセッサは即時に停止する。停
止した場合、ユーザーは公知例３に示されるようなコン
ソールパネルのリセットスイッチを押して再立上げを試
みることができる。なお、リセットスイッチを押したと
き、リセット信号１１がオンする。
第２図は、アドレス一部変更機構８の内部構成を示す。
プロセッサとのインターフェイス１０上のアドレス信号
２１、データ信号２４．起動信号２５、書込みファンク
ション信号２６、応答信号２７は、アドレス信号２１を
除き、ダイナミックＲＡＭ制御機構５とのインターフェ
イス７上の同類の信号と同一である。アドレス信号の一
部の信。
２１、データ信号２４．起動信号２５、書込みファンク
ション信号２６、応答信号２７は、アドレス信号２１を
除き、ダイナミックＲＡＭ制御機構５とのインターフェ
イス７上の同類の信号と同一である。アドレス信号の一
部の信。
号３３のみＥＯＲ（排他的論理）ゲート３４に入力され
、その出力がインターフェイス７上のアドレス信号２３
の一部になっている。前記ゲート３４のもう一方の入力
３２がＯのとき信号２２は信号３３に等しく（スルーモ
ード）、入力３２が１のとき信号２２は信号３３の反転
したものになる（反転モード）。ＤＴ形フリップフロッ
プ２８は、そのＤ入力にパリティエラー信号９．Ｔ入力
に応答信号２７が接続されている。従ってその出力２９
は最新の主メモリへのアクセスがパリティエラーでなか
ったときＯ，パリティエラーであったとき１である。別
のＤＴ形ツブリップフロップ３１そのＤ入力に自フリッ
プフロップの否定出力が接続され、Ｔ入力に前記フリッ
プフロップの出力２９とリセット信号１１のアンドをと
った信号３０が接続されている。従ってその出力３２は
、最新の主メモリへのアクセスがパリティエラーの場合
にリセットが行われると１反転（１ならば０゜０ならば
１）する。
、その出力がインターフェイス７上のアドレス信号２３
の一部になっている。前記ゲート３４のもう一方の入力
３２がＯのとき信号２２は信号３３に等しく（スルーモ
ード）、入力３２が１のとき信号２２は信号３３の反転
したものになる（反転モード）。ＤＴ形フリップフロッ
プ２８は、そのＤ入力にパリティエラー信号９．Ｔ入力
に応答信号２７が接続されている。従ってその出力２９
は最新の主メモリへのアクセスがパリティエラーでなか
ったときＯ，パリティエラーであったとき１である。別
のＤＴ形ツブリップフロップ３１そのＤ入力に自フリッ
プフロップの否定出力が接続され、Ｔ入力に前記フリッ
プフロップの出力２９とリセット信号１１のアンドをと
った信号３０が接続されている。従ってその出力３２は
、最新の主メモリへのアクセスがパリティエラーの場合
にリセットが行われると１反転（１ならば０゜０ならば
１）する。
第３図に、スルーモード（信号３２＝Ｏ）の場合と１反
転モード（信号３２＝１）の場合の、主メモリアドレス
と実際のダイナミックＲＡＭ２との対応を示す。スルー
モードの場合１例えば主メモリアドレスｏｏｏｏｏｏ〜
ＩＦＦＦＦＦはダイナミックＲＡＭ２のＭａブロックに
対応し、２０００００〜３ ＦＦＦＦＦはＭｂブロック
に対応しているが、反転モードの場合は逆になる。従っ
て、ダイナミックＲＡＭ２のＭａブロックの中で回復不
可能なエラーが発生したとき、スルーモードでは主メモ
リアドレスｏｏｏｏｏｏ〜Ｉ ＦＦＦＦＦの中のいずれ
かのアドレスが使用不可となるに対し、反転モードでは
主メモリアドレス２０００００〜３ ＦＦＦＦＦの中の
いずれかのアドレスが使用不可となる。
転モード（信号３２＝１）の場合の、主メモリアドレス
と実際のダイナミックＲＡＭ２との対応を示す。スルー
モードの場合１例えば主メモリアドレスｏｏｏｏｏｏ〜
ＩＦＦＦＦＦはダイナミックＲＡＭ２のＭａブロックに
対応し、２０００００〜３ ＦＦＦＦＦはＭｂブロック
に対応しているが、反転モードの場合は逆になる。従っ
て、ダイナミックＲＡＭ２のＭａブロックの中で回復不
可能なエラーが発生したとき、スルーモードでは主メモ
リアドレスｏｏｏｏｏｏ〜Ｉ ＦＦＦＦＦの中のいずれ
かのアドレスが使用不可となるに対し、反転モードでは
主メモリアドレス２０００００〜３ ＦＦＦＦＦの中の
いずれかのアドレスが使用不可となる。
第４図は、後述のページ管理用のシステムプログラムが
使用する。主メモリ管理テーブルの構成を示す６本テー
ブルはページ管理用のシステムプログラムと共に、主メ
モリの最初の２Ｍバイト即ち主メモリアドレスｏｏｏｏ
ｏｏ〜Ｉ ＦＦＦＦＦ内に配置される。主メモリアドレ
ス２０００００〜ＦＦＦＦＦＦまでは４にバイト（本実
施例ではページサイズ＝４にバイト）毎にページ番号が
付けられている。従ってページ番号は２００〜ＦＦＦま
でである。主メモリ管理テーブルは各ページ毎に有効ビ
ットＶ、ユーザ一番号ＵＮ、仮想ページＶＰＡＧＥ！
、パリティエラーＰＥという情報を持つ、有効ビットＶ
はそのコラムの他の情報が有効であるかどうかを示す。
使用する。主メモリ管理テーブルの構成を示す６本テー
ブルはページ管理用のシステムプログラムと共に、主メ
モリの最初の２Ｍバイト即ち主メモリアドレスｏｏｏｏ
ｏｏ〜Ｉ ＦＦＦＦＦ内に配置される。主メモリアドレ
ス２０００００〜ＦＦＦＦＦＦまでは４にバイト（本実
施例ではページサイズ＝４にバイト）毎にページ番号が
付けられている。従ってページ番号は２００〜ＦＦＦま
でである。主メモリ管理テーブルは各ページ毎に有効ビ
ットＶ、ユーザ一番号ＵＮ、仮想ページＶＰＡＧＥ！
、パリティエラーＰＥという情報を持つ、有効ビットＶ
はそのコラムの他の情報が有効であるかどうかを示す。
ユーザーの番号ＵＮは、そのページを使用中のユーザー
の番号（ただし０のときは空き）、仮想ページＶＰＡＧ
Ｅはこのページに対応する論理アドレスのページ番号、
パリティエラーＰＥは、それが１のときそのページにお
いてパリティエラーが発生したので使用禁止状態である
ことを示す。
の番号（ただし０のときは空き）、仮想ページＶＰＡＧ
Ｅはこのページに対応する論理アドレスのページ番号、
パリティエラーＰＥは、それが１のときそのページにお
いてパリティエラーが発生したので使用禁止状態である
ことを示す。
第５図に、ページ管理用のシステムプログラムのフロー
チャートを示す、パリティエラーが発生して割込みがか
けられるとスタートし、ステップ４１ではシステムプロ
グラム実行中かどうか判定する。システムプログラム実
行中ならばプロセッサは停止する。そうでない場合ステ
ップ４２に進む、ステップ４２では、パリティエラーの
発生したページを算出する０次のステップ４３では、主
メモリ管理テーブルの同ページに対応するエントリ（エ
ントリＡとする）のパリティエラーＰＥを１にセットし
、このページを使用禁止状態にする。
チャートを示す、パリティエラーが発生して割込みがか
けられるとスタートし、ステップ４１ではシステムプロ
グラム実行中かどうか判定する。システムプログラム実
行中ならばプロセッサは停止する。そうでない場合ステ
ップ４２に進む、ステップ４２では、パリティエラーの
発生したページを算出する０次のステップ４３では、主
メモリ管理テーブルの同ページに対応するエントリ（エ
ントリＡとする）のパリティエラーＰＥを１にセットし
、このページを使用禁止状態にする。
次のステップ４４では、主メモリ管理テーブルのＵＮ＝
Ｏ（空き）、ＰＥ＝Ｏのエントリを探す。
Ｏ（空き）、ＰＥ＝Ｏのエントリを探す。
その結果選択されたエントリをエントリＢとする。
次のステップ４５ではエントリＢのＵ Ｎ 、 ＶＰＡ
ＧＩＩ！にエントリＡのＵ Ｎ 、 ＶＰＡＧＥをセッ
トする。即ち、別に新たなページを確保し、障害発生ペ
ージをこれに割当てる０次のステップ４６では、ＵＮ。
ＧＩＩ！にエントリＡのＵ Ｎ 、 ＶＰＡＧＥをセッ
トする。即ち、別に新たなページを確保し、障害発生ペ
ージをこれに割当てる０次のステップ４６では、ＵＮ。
ＶＰＡＧＥを参照して、磁気ディスク等の補助記憶装置
から新たに確保したページに再ロードする０次のステッ
プ４７では、パリティエラーが発生し中断されたユーザ
ープログラムを再起動する。このようにして、ページ管
理のシステムプログラムはパリティエラー発生ページを
再割付、再生し、ユーザーの処理を続行させることがで
きる。この処理は公知例と同じ処理である。
から新たに確保したページに再ロードする０次のステッ
プ４７では、パリティエラーが発生し中断されたユーザ
ープログラムを再起動する。このようにして、ページ管
理のシステムプログラムはパリティエラー発生ページを
再割付、再生し、ユーザーの処理を続行させることがで
きる。この処理は公知例と同じ処理である。
第６図に、システムプログラム使用エリアにパリティエ
ラーが発生した場合の本発明の特徴とする処理フローを
、また第７図にその時の主メモリ割付の動きを示す、今
、スルーモードのときにメモリブロックＭａのどこか１
ビツトが故障したとする。すると、システムプログラム
の使用エリアにおいてパリティエラーが発生するので、
まず第５図のステップ４１でシステムプログラム実行中
と判定され、ステップ４８でプロセッサは停止する。停
止するとユーザーはこのプロセッサ停止をみてコンソー
ルパネルのリセットスイッチをオンし、再立上げを試み
る。すると、第２図で説明した如く、フリップフロップ
３１が反転し、反転モードになる。すると、システムプ
ログラム使用エリアを含む主メモリアドレスｏｏｏｏｏ
ｏ〜Ｉ ＦＦＦＦＦにはメモリブロックＭｂが割付けら
れ、システムプログラムの使用しない主メモリアドレス
２００００００〜３ ＦＦＦＦＦにメモリブロックＭａ
が割付けられる。
ラーが発生した場合の本発明の特徴とする処理フローを
、また第７図にその時の主メモリ割付の動きを示す、今
、スルーモードのときにメモリブロックＭａのどこか１
ビツトが故障したとする。すると、システムプログラム
の使用エリアにおいてパリティエラーが発生するので、
まず第５図のステップ４１でシステムプログラム実行中
と判定され、ステップ４８でプロセッサは停止する。停
止するとユーザーはこのプロセッサ停止をみてコンソー
ルパネルのリセットスイッチをオンし、再立上げを試み
る。すると、第２図で説明した如く、フリップフロップ
３１が反転し、反転モードになる。すると、システムプ
ログラム使用エリアを含む主メモリアドレスｏｏｏｏｏ
ｏ〜Ｉ ＦＦＦＦＦにはメモリブロックＭｂが割付けら
れ、システムプログラムの使用しない主メモリアドレス
２００００００〜３ ＦＦＦＦＦにメモリブロックＭａ
が割付けられる。
（第７図の入れ替えＥｔ）ブロックＭｂはその全ビット
が正常のため、パリティエラーは発生せず、システムプ
ログラムは実行可能である。従ってステップ５３で磁気
ディスク等の補助記憶装置よりシステムプログラムを再
ロードし、ステップ５４でユーザープログラムの実行を
開始する。ところが、主メモリアドレス２０００００〜
３ ＦＦＦＦＦに割当てられたメモリブロックＭａは１
ビツト故障しているので、いずれそこを使用するユーザ
ープログラムでパリティエラーが発生するが、この時は
第５図のプログラムが起動され、システムプログラム実
行中ではないので第５図で説明したようなエラー発生ペ
ージの使用禁止を新たなページの確保（第７図のＥｓ）
−再生、ユーザープログラムの再起動が行われる。この
ようにして、システムプログラム使用エリアで１ビツト
故障が発生しても、わずかなダウン時間で処理の再開が
できる。
が正常のため、パリティエラーは発生せず、システムプ
ログラムは実行可能である。従ってステップ５３で磁気
ディスク等の補助記憶装置よりシステムプログラムを再
ロードし、ステップ５４でユーザープログラムの実行を
開始する。ところが、主メモリアドレス２０００００〜
３ ＦＦＦＦＦに割当てられたメモリブロックＭａは１
ビツト故障しているので、いずれそこを使用するユーザ
ープログラムでパリティエラーが発生するが、この時は
第５図のプログラムが起動され、システムプログラム実
行中ではないので第５図で説明したようなエラー発生ペ
ージの使用禁止を新たなページの確保（第７図のＥｓ）
−再生、ユーザープログラムの再起動が行われる。この
ようにして、システムプログラム使用エリアで１ビツト
故障が発生しても、わずかなダウン時間で処理の再開が
できる。
（発明の効果〕
以上のように、本発明によれば、パリティチェックのみ
を用いた簡単で低価格の主メモリ構成において、１ビツ
ト故障がたとえシステムプログラムの使用エリアで発生
したとしても、わずかなダウン時間（瞬時停電の場合と
ほぼ同一）で処理の再開ができ、保守員到着までシステ
ムが使えず、ユーザーの仕事が止まってしまうという不
具合の発生を防止することができる。
を用いた簡単で低価格の主メモリ構成において、１ビツ
ト故障がたとえシステムプログラムの使用エリアで発生
したとしても、わずかなダウン時間（瞬時停電の場合と
ほぼ同一）で処理の再開ができ、保守員到着までシステ
ムが使えず、ユーザーの仕事が止まってしまうという不
具合の発生を防止することができる。
第１図は、本発明を適用した主メモリの内部構成図、第
２図はアドレス一部変更機構の内部構成例を示す図、第
３図はスルーモード／反転モードの主メモリアドレスと
実際のＲＡＭとの対応図、第４図は主メモリ管理テーブ
ルの構成図、第５図はページ管理用システムプログラム
のフローチャート、第６図及び第７図はシステムプログ
ラム使用エリアにパリティエラーが発生した場合の処理
フロー図、及び主メモリ割付の動きを示す図である。 １・・・主記憶、２・・・ダイナミックＲＡＭ、８・・
・アドレス一部変更機構、２８，３１・・・ＤＴフリッ
プフロップ、３４・・・排他的論理和ゲート。
２図はアドレス一部変更機構の内部構成例を示す図、第
３図はスルーモード／反転モードの主メモリアドレスと
実際のＲＡＭとの対応図、第４図は主メモリ管理テーブ
ルの構成図、第５図はページ管理用システムプログラム
のフローチャート、第６図及び第７図はシステムプログ
ラム使用エリアにパリティエラーが発生した場合の処理
フロー図、及び主メモリ割付の動きを示す図である。 １・・・主記憶、２・・・ダイナミックＲＡＭ、８・・
・アドレス一部変更機構、２８，３１・・・ＤＴフリッ
プフロップ、３４・・・排他的論理和ゲート。
Claims (1)
- １、ページ単位に分割された主メモリ上の、システムプ
ログラムを格納していないページの故障が検出された時
には、当該ページを他の正常な空きページに置きかえて
処理を続行可能とする回復機能を有した処理装置の立上
げ処理方法に於て、主メモリへのアクセスアドレスの一
部を変更することによってアクセスアドレスと主メモリ
の実空間との対応をページ単位で変更するアドレス一部
変更手段を設け、システムプログラムを格納したページ
の故障が検出されてプロセッサ動作が停止しかつコンソ
ールから再立上げ操作が指示された時には、上記アドレ
ス一部変更手段を作動せしめてアクセスアドレスと主メ
モリ実空間との対応を変更することによってシステムプ
ログラムを正常なページへロードして再起動可能とした
ことを特徴とする処理装置の立上げ処理方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60140485A JPS622339A (ja) | 1985-06-28 | 1985-06-28 | 処理装置の立上げ処理方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60140485A JPS622339A (ja) | 1985-06-28 | 1985-06-28 | 処理装置の立上げ処理方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS622339A true JPS622339A (ja) | 1987-01-08 |
Family
ID=15269699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60140485A Pending JPS622339A (ja) | 1985-06-28 | 1985-06-28 | 処理装置の立上げ処理方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS622339A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6170039B1 (en) | 1997-05-16 | 2001-01-02 | Nec Corporation | Memory controller for interchanging memory against memory error in interleave memory system |
| US8051333B2 (en) | 2007-02-13 | 2011-11-01 | Nec Corporation | Memory failure recovery method, information processing apparatus, and program |
-
1985
- 1985-06-28 JP JP60140485A patent/JPS622339A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6170039B1 (en) | 1997-05-16 | 2001-01-02 | Nec Corporation | Memory controller for interchanging memory against memory error in interleave memory system |
| US8051333B2 (en) | 2007-02-13 | 2011-11-01 | Nec Corporation | Memory failure recovery method, information processing apparatus, and program |
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