JPS62226740A - Scramble/descramble system - Google Patents
Scramble/descramble systemInfo
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- JPS62226740A JPS62226740A JP61068715A JP6871586A JPS62226740A JP S62226740 A JPS62226740 A JP S62226740A JP 61068715 A JP61068715 A JP 61068715A JP 6871586 A JP6871586 A JP 6871586A JP S62226740 A JPS62226740 A JP S62226740A
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Abstract
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、高速デジタルデータをＢＳ［（Ｂｉｔ ５
ｅｑｕｅｎｃｅ Ｉｎｄｅｐｅｎｄｅｎｃｙ）化する
ためのスクランブル・デスクランブル方式の改良に関す
る。[Detailed description of the invention] [Object of the invention] (Industrial application field) The present invention provides high-speed digital data to BS [(Bit 5
The present invention relates to an improvement of a scrambling/descrambling method for increasing sequence independence.
（従来の技術）
デジタル通信において、線路符号をＢ５１ｌヒすること
は必要不可欠である。なげなら、線路符舅はマーク率が
一定で統Ｂ１的に零連続が抑圧されていなければならず
、もしＢＳＩｆヒが−Ｆ分でないと受信系においてシッ
クが発生したり、送信系との同期がタトれる確立が高く
なるからである、。(Prior Art) In digital communications, it is essential to change the line code to B51l. In this case, the mark rate of the track mark must be constant and consecutive zeros must be suppressed in accordance with B1, and if BSIf is not -F, sick may occur in the receiving system or the synchronization with the transmitting system may be affected. This is because there is a higher probability that the number will turn over.
そこで、従来より線路符号をＢＳＩ化する一手段として
スクランブル・デスクランブル方式が用いられている。Therefore, a scrambling/descrambling method has conventionally been used as a means of converting the line code into BSI.
特に、シフトレジスタと排他的論理和ゲートとによって
構成される回路によりｔｂ生させた最大艮局期符号系り
１ｔ信号（以下Ｍ系列信号と称する）と１ジタルデータ
との１１１他的論理和をとってスクランブルまたはデス
クランブルをかけろスクランブル・デスクランブル方式
は、回路構成が簡単であるうえ、線路符号のマーク率を
一定化して統胴的零迎続を制限し、かつジッタし抑圧す
るという擾れた特徴をしつている。In particular, the 111-alternative OR of the 1t signal (hereinafter referred to as the M-sequence signal) of the maximum period code system (hereinafter referred to as the M-sequence signal) generated by a circuit consisting of a shift register and an exclusive OR gate and 1 digital data is calculated. The scrambling/descrambling method has a simple circuit configuration, and also has the advantage of keeping the mark rate of the line code constant, limiting integrated zero interpolation, and suppressing jitter. It has many characteristics.
しかし、このスクランブル・デスクランブル方式は、高
速データをスクランブルまたはデスクランブルする揚台
に回路未了の動作速度の限弄により制限を受ける。そこ
で従来、例えば第５図に示す如く高速シリアルデータを
分離回路１で並列データに変換して速度を下げ、この並
列データと並列Ｍ系列発生回路２から発生させた並列Ｍ
系列信号とを各県り１１毎にＩＪ目ｔ！！的論理和ゲー
ト８￥ ３で各々排他的論理和をとってスクランブルま
たはデスクランノルし、そのＩＤ４回路４でシリアルデ
ータに９１℃寸ろことにより、高速デジタルデータをそ
のまま直列Ｍ系列信号と排他的論理和をとってスクラン
ブルまたはデスクランブルする場合と全く同じ効果をｂ
つスクランブル・デスクランブル方式が用いられている
。この方式で、従来より採用されている並列Ｍ系列発生
回路２としては、例えば特公昭４９−１２７８６号に示
されるように、互いに同一パターンを有し、かつ相互間
に所定の時間関係（位相関係）を有するｎ１ｌｌＪのＭ
系列信号を所定の順序で順次繰返し取出ヂことにより、
ｎ倍の速度を有する並列Ｍ系列信号を得るものがある。However, this scrambling/descrambling method is limited by the operating speed of the circuit used to scramble or descramble high-speed data. Conventionally, for example, as shown in FIG.
IJth t every 11 times for each prefecture with the series signal! ! The logical OR gate 8￥3 performs exclusive OR and scrambles or descrambles, and the ID4 circuit 4 converts the high-speed digital data into serial data at a temperature of 91°C, so that the high-speed digital data is directly ORed with the serial M-series signal. The effect is exactly the same as when scrambling or descrambling by taking b
A scramble/descramble method is used. In this method, the conventional parallel M-sequence generation circuits 2 have the same pattern and have a predetermined time relationship (phase relationship) between them, as shown in Japanese Patent Publication No. 49-12786, for example. ) of n1llJ with
By repeatedly extracting the series signals in a predetermined order,
Some obtain parallel M-sequence signals with n times the speed.
しかしながら、上述した従来方式では、並列Ｍ系列信号
を発生するシフトレジスタの段数または並列度が増加し
た場合に排他的論１！ｐ和ゲートの数が非常に多くなる
問題があった。また、並９１１〜１系列信号は排他的論
理和ゲートの数に応じて発生タイミングが遅延すること
になるため、各系列間での排他的論理和ゲート数の差が
大きくなると、それに応じて各系列間の遅延時間が大き
くなってスクランブル・デスクランブル動作に悪影響を
与える問題があった。However, in the conventional method described above, when the number of stages or the degree of parallelism of shift registers that generate parallel M-sequence signals increases, the exclusive theory 1! There was a problem that the number of p-sum gates was extremely large. Furthermore, since the generation timing of the parallel 911 to 1 series signals is delayed according to the number of exclusive OR gates, if the difference in the number of exclusive OR gates between each series becomes large, each series signal will be delayed accordingly. There is a problem in that the delay time between sequences becomes large, which adversely affects the scrambling and descrambling operations.
（発明が解決しようとする問題点）
以上のように従来の方式は、スクランブル・デスクラン
ブル動作の高速化および安定化を図る上でｉ点を有する
もので、本発明はこの点に看目し、並列Ｍ系列イ３号の
各系列間の発生遅延時間差を無くしかつこの条件のｂと
に発生遅延時間を最少にするようにし、これにより高速
でかつ安定性の高いスクランブルまたはデスクランブル
動作を行ない得て、データ速度が高速化した場合に特に
好適なスクランブル・デスクランブル方式を１１ｉ！供
しようとするしのである。(Problems to be Solved by the Invention) As described above, the conventional method has an i point in speeding up and stabilizing the scrambling/descrambling operation, and the present invention focuses on this point. , eliminate the delay time difference between each series of the parallel M series A3, and minimize the delay time that occurs in condition b, thereby performing a high-speed and highly stable scrambling or descrambling operation. The 11i! I am trying to offer it to you.
［発明の１ｔ：４成］
（問題点を解決するための手段）
本発明は、しｆ似うンダムデータはＨいに同一パターン
を有しかつ相互に所定の時間関係を有するｒ）個（ｎは
２のに乗１８の自然数）の並列最大長周１１１１符号系
列１３舅を所定の順序で繰返して取出すＮ段のシフトレ
ジスタとｌ （Ｑは１以上の自然数）の排他的論理和ゲ
ートとからなる回に′ａから発生するように構成し、か
つ排他的論理和ゲートは発生すべき並ＴＪ１ｊ最大長周
期符号系列信号を満足するｙ１数種類のシフトレジスタ
との接続組合わせに対して各並列系列間の個数が均等と
なりかつそのうちでＰｉ！数が最少となるようにシフ（
−レジスタに接続するようにしたものである。[1t:4 structure of the invention] (Means for solving the problem) The present invention provides r) pieces of similar random data having the same pattern and mutually having a predetermined time relationship. n is a natural number of 18 raised to the power of 2), and an N-stage shift register that repeatedly extracts the parallel maximum length 1111 code series 13 in a predetermined order; and an exclusive OR gate of l (Q is a natural number of 1 or more). , and the exclusive OR gate is configured such that the signal is generated from 'a' in the cycles consisting of y1, and the exclusive OR gate is configured such that the parallel TJ1j maximum long period code sequence signal to be generated is generated from y1 for each parallel connection combination with several types of shift registers. The number of pieces among the series becomes equal and among them Pi! Shift (
-It is designed to be connected to a register.
すなわち、並列〜１系列信号を発生させるシフｌ−レジ
スタのどの段間出力を取出して結合させれば排他的論理
和ゲート数が均等になるかを帰納的に解析し、並列Ｍ系
列信号の各系５１１間の排他的論理和ゲート数が相互に
等しくなるようにし、かつこの条件のもとで排他的論理
和ゲートの総数が最少になるように工夫したものである
。That is, by recursively analyzing which interstage outputs of the shiff l-registers that generate parallel to one-sequence signals can be extracted and combined to equalize the number of exclusive OR gates, each of the parallel M-sequence signals is The number of exclusive OR gates between the systems 511 is made equal to each other, and under this condition, the total number of exclusive OR gates is minimized.
（作用）
この結果、並列〜１系＋１１信号のツで生りイミングの
遅れ時間は、各系列間で遅延時間差が無くかつ最少とな
り、これによりスクランブルまたｔまデスクランブル動
作の高速化および安定化が可能となる。(Function) As a result, the timing delay time produced by the parallel ~ 1 system + 11 signals has no delay time difference between each system and is minimized, thereby speeding up and stabilizing the scrambling or descrambling operation. becomes possible.
（実浦例）
第１図は本発明の一実ｈ（！ｉ例におけるスクランブル
・デスクランブル方式を適用したスクランブラの構成を
示すものであるが、この実施例を説明する前に第２図乃
至第４図を参照して排他的論理和ゲートの数が各系列間
で均等でかつ総ゲート故が最少とｔ′にる並列Ｍ系列を
求める原理について説明する。(Minoura example) Figure 1 shows the configuration of a scrambler to which the scramble/descramble method is applied in an example of the present invention. The principle of finding a parallel M series in which the number of exclusive OR gates is equal between each series and the total number of gates is at least t' will be explained with reference to FIGS.
先ず、特公昭４９−１２７８６号によれば、互いに同一
パターンをイーし、かつ所定の相互時間関係を有するｎ
個のＭ系列信号を所定の順序を以て順次繰返し取出すこ
とによって上記Ｍ系列信号に対してｎ （！３の速度を
有するＭ系列信号を１！することができ、上記ｎ個のＭ
系列１３号はシフ（〜レジスタのいくつかの段間出力を
排他的論理和ゲートで結合すれば（Ｅｌられろことが知
られている。First, according to Japanese Patent Publication No. 49-12786, n that have the same pattern and have a predetermined mutual time relationship.
By repeatedly extracting the M-sequence signals in a predetermined order, the M-sequence signal having a speed of n (!3) can be reduced to 1!, and the n M-sequence signals can be
It is known that series No. 13 can be obtained by combining the outputs of several stages of the registers with an exclusive OR gate.
具体的に説明すれば以下のようになる。一般に、Ｍ系）
’Ｉ ３Ｎ段のシフトレジスタで発生させる場合、この
Ｎと並÷ＩＩ ｒ’Ｉ ｎとが共通回数を持たず、特に
ｔ１が２のへき乗、ずなわら２ （ｋ＝１．２．・・
・）であるとさ、ｒ）個の同一パターンのＭ系列信号間
の位相差ｊを下式のようにとると、
ｊ、、 ２Ｎ−Ｋ
ｎ個のＭ系列信号を多重して１ｑられるＭ系列は、もと
のＭ系列と周一パターンを有しながらその速度は１倍に
なる。A concrete explanation is as follows. Generally, M series)
'I When generated in a 3N-stage shift register, this N and parallel ÷II r'I n do not have a common number of times, and in particular, t1 is the power of 2, z 2 (k=1.2...・
・), then if we take the phase difference j between r) M-sequence signals of the same pattern as the following formula, then j,, 2N-K M obtained by multiplexing n M-sequence signals by 1q The sequence has the same pattern as the original M sequence, but its speed is doubled.
次に、１１％となる位相のＭ系列から位（口がｊビット
だけ進んだＭ系列を発生さゼるためには、Ｎ段のシフト
レジスタのどの段間出力を取出して結合させればよいか
を説明する。第２図にＮ段シフトレジスタを用いたＭ系
列発生回路の構成を示す。Next, in order to generate an M sequence whose phase is 11% ahead of the M sequence by J bits, which interstage outputs of the N stage shift registers should be extracted and combined? FIG. 2 shows the configuration of an M-sequence generation circuit using an N-stage shift register.
Ｆ１〜ＦＮはシフトレジスタを構成するノリツブフロッ
プ、■は排他的論理和ゲート、ａ； （ｉ＝Ｏ１・・
・、Ｎ）は定ｖ１．乗口器で、ａｉ＝１で結線あり、ａ
１＝０で結線無しとする。ここで８１は、Ｍ系列ｆｊ号
の生成多項式ｆ （ｘ）がＮ次の原始多項式となるよう
にとられる。すなわち生成多項式は、
と表わされる。F1 to FN are Noritsu flops forming a shift register, ■ is an exclusive OR gate, a; (i=O1...
. , N) is constant v1. With a boarding device, ai = 1 and there is a connection, a
If 1=0, there is no connection. Here, 81 is taken so that the generator polynomial f (x) of the M sequence fj is a primitive polynomial of order N. That is, the generator polynomial is expressed as follows.
ｆ（ｘ）＝Ｏの根、すなわら拡大ガロア体Ｇ「（２）上
の原始４１１をＮベクトルαとするとき。f(x) = root of O, that is, the extended Galois field G "(2) When the primitive 411 on is taken as N vector α.
シフトレジスタの時点Ｋにおける状態は、α３−（α１
、α２ 、・・・、αＮ ）で表わされる。The state of the shift register at time K is α3−(α1
, α2, ..., αN).
ここでα、Ｋ はＦｌの状態にある。ところで、任意
のＫに対しα はｆ（α）でス１１った剰余で表わされ
る。Here, α and K are in the Fl state. By the way, for any K, α is expressed as the remainder of f(α).
以上の理論を具体例を用いてさらに詳細に説明する。具
体例として第３図に示すように７段のシフトレジスタを
用いた並列度２のＭ系夕１１を発生する場合を考える。The above theory will be explained in more detail using a specific example. As a specific example, consider the case where an M system 11 with a degree of parallelism of 2 is generated using a seven-stage shift register as shown in FIG.
原始多項式として ！’ （ｘ）＝ｘｒ ＋ｘ’ ＋１ を用いろ。as a primitive polynomial ! '(x)=xr+x'+1 Use.
先ず、並列度ｎ −２１より１（＝１となり、Ｎ−４よ
りｊ＝６４が求まり、２つのＭ系列間の位相はｎいに６
４ピツ１へずれたものであればよいことがねかる。ここ
（’ ｓ ｕ ｔｌＬとして［１の出力をαＯと記し、
以下１：１の出力をαｉ−１と記づと、：ｊ之める２並
全１１のＭ系り１１はα０およびα６４どなる。次に、
αｂ４すなわちα０より６４ごツー・位相の進んだＭ系
り１１はどの段間出力を結合さければよいかを求める。First, the degree of parallelism is 1 (=1) from n -21, j=64 is found from N-4, and the phase between the two M sequences is n in 6.
If it is shifted to 4 pits 1, it will be fine. Here (' s u tlL, the output of [1 is written as αO,
Hereinafter, if the output of 1:1 is written as αi-1, then the M system 11 of the 2-parallel total 11 with :j becomes α0 and α64. next,
αb4, that is, the M system 11 whose phase is 64 degrees ahead of α0 determines which interstage output should be coupled.
α８４をαγ＋α４＋１で割ると、余りはα６−トα４
＋αコ＋αとなるので、これよりα８４は第３回に示す
ようにＦ７ 、Ｆｓ 、Ｆ４ 、Ｆ２の各段間出力を排
他的−理和ゲー１へで結合すれば発生できることが分か
る。When α84 is divided by αγ + α4 + 1, the remainder is α6 - α4
Since +α is +α, it can be seen from this that α84 can be generated by combining the interstage outputs of F7, Fs, F4, and F2 into the exclusive-rational sum game 1 as shown in the third section.
ところで、ある基準となるＭ系列およびそのＭ系列と６
４ビット位相の進んだＭ系列の選び方は、少なくとも６
４通りあり、これらのうちどれを採用するかで並列Ｍ系
列発生回路の回路規模および動作速度の限界等の特性が
著しく異なる。以下に、６４通りの選び方を全て示す。By the way, a certain standard M sequence and its M sequence and 6
The method of selecting an M sequence with a 4-bit phase advance is at least 6
There are four types, and depending on which one of these is adopted, characteristics such as the circuit scale and operating speed limit of the parallel M-sequence generation circuit differ significantly. All 64 ways of selection are shown below.
但し、生成多ｒｔｉ式はｘ’ ＋ｘ’ ＋１．最大周期
は１２１、並列度は２、位相の進みは６４ビットとする
。However, the generator rti formula is x'+x' +1. The maximum period is 121, the degree of parallelism is 2, and the phase advance is 64 bits.
α０ ＝α０
α６４＝α６＋α４＋α３＋αＩ
Ｕはり′−ト 敬は ３
αｌ ＝αｌ
α６５：α５＋α２＋αＯ
儒ゲート数は２
α２ ：α２
α６６＝α６＋α３＋α１
慴ゲート数は２
α３＝α３
α６７＝α２＋α０
総ｆ−）故は１
α４＝α４
α６ｓ＝α３＋α１
化ダート数は１
α５＝α５
α６９＝α４＋α２
認ダート数は１
α６ ＝α６
α７０＝α５＋α３
総ダート数は１
α ＝α４＋α０
ツー
α ＝α６＋α０
総ダート敢は２
αＩＩ：αＳ十αｌ
α７２＝α５＋α４＋α０
総ｙ−ト数は３
α ＝α６＋α２
α７３＝α６＋α５＋α１
総ダート数は３
α ＝α４＋α３＋α０
Ｇ
α７４＝α６＋α４＋α２＋α０
徳ｒ−ト数は５
α１１＝α５＋α４＋α１
αＴＳ＝α５＋α４＋α３＋α１＋α０総ｅ−）数は６
１２ ６ ｆｉ ！α
＝α 十α ＋α
α ７６ ＝ α６ ＋α５ ＋α４ ＋α２−トα
１総ダート数は６
α１３＝α６＋α４＋α３＋α０ −
α７７＝α６＋α５＋α４＋α３＋α２→−α０諾ゲー
ト＠は８
αＩ４：α５＋α！十α０
α７ｓ＝α６＋α５＋α３＋α１＋α０）想 り′ −
ト 敢 は ６
α１５＝α６＋α２＋α１
α７９工α６＋α２＋α１ ＋ａＯ
Ｘ、怒 り′−１・ 奴 は ５
α１６＝α４＋α３→−α２＋α０
αａＯ：α４＋α３＋α２＋αｌ＋αＯ、で思ケ゛−１
・ 数は ７
α１７＝α５＋α４＋α３＋α１
α８１＝α５＋α４＋α３＋α２＋α１α１８：α６
＋α６ ＋α４ ＋α２αＲ２＝α６＋α５＋α４＋α
３＋α２総ダート数は７
α″＝α６＋α５＋α４＋α３＋α０
αｓ′＝α６＋α５＋α３＋α０
燻デート数は７
α２０＝α６＋α５＋αｌ十αＯ
α［１４＝α６＋α１＋α０
本１慎デー ト 数は ５
α２１＝α６＋α４＋α２＋α１＋α０α８Ｓ＝α４＋
α２＋α１＋α０
総ダート数は７
α２２＝α５＋α４＋α３＋α２＋α１＋α０α８６＝
α５＋α３＋α２＋α１
−ａ７′−）数ば８
α２３＝α６＋α５＋α４＋α３＋α２＋α１α８７＝
α６＋α４＋α３＋α２
歌１ｄり′−ト 人文は ８
α２４＝α６＋α５＋α３＋α２＋α０α８８＝α５＋
α３＋α０
聡ゲート数は６
α２１１：α６＋α３」−α１＋αＯ
α８９＝α６＋α４＋α１
瘉ｒ−ト数は５
α２６：α２＋α１＋α０
α９０−α５＋α４＋α２＋α０
徳ゲート数は５
α２７：α３＋α２＋α１
α９１＝α６＋α５＋α３＋αｌ
総ダート数ば５
αｚｓ＝α°１＋α３＋α２
ａ ９２ ＝＝ ａ ６ ＋ ａ ２ ＋ａＯ総ダート
数は４
α２′＝αＳ十α４＋α３
ａ ９３ エａ４ ＋ａ３ ＋ａｌ ＋ａＯ総ダート数
け５
α３０工α６＋α５＋ａ４
α９４；α５＋α４＋α２＋α１
総ｒ−ト数は５
ａ ” ＝＝ ａ’ 十ａ’ ＋ａ４ ＋ａＯα９５＝
α６＋α＄＋α３＋α２
総ｆ−）数は６
α３２＝α６＋α５＋α４＋α１＋α０α９６＝α６＋
α３＋α０
ａダート数け６
α３３＝α６＋α５＋α４＋α２＋α１＋αα９７＝α
１＋αＯ
総ｆｆ−）数は６
α３４＝α６＋α５＋α４＋α３＋α２＋α１＋α０α
９８＝α２＋α！
徳ｒ−ト数は７
α３５＝α６＋α５＋α３十α２（−α１＋α０α９９
＝α３＋α２
痣ケ°−ト数は６
α３６＝α６＋α３＋α２＋α１＋α０α１００＝α４
＋αｊ
聡ダート数は５
α３７＝α３＋α２＋α１＋α０
α１°１＝α５＋α４
偲ゲート数は４
ａ ” ＝ ａ’ 十ａ’ ＋ｃｔ” ＋ａｌα１０意
工α６＋α５
総ダート数は４
α３９＝α５＋α４＋α３＋α２
α””＝ ａ’ ＋（！’ ＋（１’
総ｒ−ト数は５
α４０ミα６＋α５＋α４＋α３
α１０′＝α５＋α４＋α１＋α０
総ダート数は６
α４１ ＝α６＋α５＋αＯ
α１°Ｓ；α６＋α５＋α２＋α１
総ダー ト 、牧は ５
α４２＝α６＋α４＋α１＋α０
ａ １Ｇｇ ＝αｇ ＋ａ ４ ＋ａ ３ ＋ ａ ２
＋ ａ Ｏ総ダート数は７
α４３；α５＋α４＋α２＋α１＋α０α五０７＝α５
＋α１＋α１＋α０
罷ｒ−ト数は７
α４４＝α６＋α５＋α３＋α２＋α１ａ ｊｏｇ ＝
＝＝ ａ ６ ＋ａ ４ ＋ａ ２ ＋ ｔｌ １勇グ
ーｌ−数は７
α４５＝α６＋α３＋α２＋α０
α１°９＝α５＋α４＋α１＋α２＋α総ダート数は７
α４６＝α３＋α１＋α０
α１１０＝α６＋α“十α４＋α３＋α１総ゲート放は
６
α４７＝α４＋α２＋αｌ
α１１１＝α６」−α５＋α２＋α０
総づｒ゛−ト プごｋは ５
α４８＝α５＋α３＋α２
α１１２＝α６＋α４＋α３＋α１＋α０総づｒ゛−ト
数（ｄ６
α４９＝α６＋α４＋α３
α■３さαＳ十α２＋αｌ十α０
総ダート数は５
αＳｏ ＝＝ 、、 ｓ 十α。α0 = α0 α64 = α6 + α4 + α3 + αI U beam - To Kei is 3 αl = αl α65: α5 + α2 + αO The number of Confucian gates is 2 α2 : α2 α66 = α6 + α3 + α1 The number of Kei gates is 2 α3 = α3 α67 = α2 + α0 Total f-) Therefore is 1 α4 =α4 α6s=α3+α1 The number of darts converted is 1 α5=α5 α69=α4+α2 The number of recognized darts is 1 α6 = α6 α70=α5+α3 The total number of darts is 1 α = α4+α0 Two α = α6+α0 The total number of darts is 2 αII: αS ten αl α72 = α5 + α4 + α0 Total number of darts is 3 α = α6 + α2 α73 = α6 + α5 + α1 Total number of darts is 3 α = α4 + α3 + α0 G α74 = α6 + α4 + α2 + α0 Number of virtue r-ts is 5 α11 = α5 + α4 + α1 αTS = α5 + α4 + α3 + α1 + α0 Total number of darts is 6 12 6 fi ! α
=α 10α +α α 76 = α6 +α5 +α4 +α2−to α
1 total number of darts is 6 α13 = α6 + α4 + α3 + α0 - α77 = α6 + α5 + α4 + α3 + α2 → -α0 gate @ is 8 αI4: α5 + α! 10α0 α7s=α6+α5+α3+α1+α0) Thoughts' −
The courage is 6 α15=α6+α2+α1 α79工α6+α2+α1 +aO
・The number is 7 α17=α5+α4+α3+α1 α81=α5+α4+α3+α2+α1α18:α6
+α6 +α4 +α2αR2=α6+α5+α4+α
3 + α2 The total number of darts is 7 α″ = α6 + α5 + α4 + α3 + α0 αs′ = α6 + α5 + α3 + α0 The number of smoked dates is 7 α20 = α6 + α5 + αl ten αO α [14 = α6 + α1 + α0 The number of dates is 5 α21 = α6 + α4 + α2 + α1 + α0 α8S = α4+
α2+α1+α0 Total number of darts is 7 α22=α5+α4+α3+α2+α1+α0α86=
α5+α3+α2+α1 −a7′-) Number 8 α23=α6+α5+α4+α3+α2+α1α87=
α6+α4+α3+α2 Song 1d R'-to Humanities is 8 α24=α6+α5+α3+α2+α0α88=α5+
α3+α0 The number of Satoshi gates is 6 α211:α6+α3''-α1+αO α89=α6+α4+α1 The number of darts is 5 α26:α2+α1+α0 α90−α5+α4+α2+α0 The number of virtue gates is 5 α27:α3+α2+α1 α91=α6+α5+α3+αl The total number of darts is 5 α zs=α°1+α3+α2 a 92 == a 6 + a 2 + aO Total number of darts is 4 α2'=αS 10 α4+α3 a 93 Air a4 +a3 +al +aO Total number of darts 5 α30 engineering α6+α5+a4 α94; α5+α4+α2+α1 Total number of r-tots is 5 a ” == a '10a' +a4 +aOα95=
α6 + α$ + α3 + α2 Total f-) number is 6 α32 = α6 + α5 + α4 + α1 + α0 α96 = α6+
α3+α0 a dart number 6 α33=α6+α5+α4+α2+α1+αα97=α
1+αO Total ff-) number is 6 α34=α6+α5+α4+α3+α2+α1+α0α
98=α2+α! The virtue r-t number is 7 α35=α6+α5+α30α2(-α1+α0α99
=α3+α2 Number of birthmarks is 6 α36=α6+α3+α2+α1+α0α100=α4
+αj The number of Satoshi darts is 5 α37=α3+α2+α1+α0 α1°1=α5+α4 The number of gates is 4 a ” = a'10a'+ct" +alα10 design α6+α5 The total number of darts is 4 α39=α5+α4+α3+α2 α""= a' + (! ' + (1' The total number of darts is 5 α40mi α6+α5+α4+α3 α10'=α5+α4+α1+α0 The total number of darts is 6 α41 =α6+α5+αO α1°S; +a 3 + a 2
+ a O total number of darts is 7 α43; α5 + α4 + α2 + α1 + α0α507 = α5
+α1+α1+α0 Number of strikes is 7 α44=α6+α5+α3+α2+α1a jog =
== a 6 + a 4 + a 2 + tl 1 Yonggu l-number is 7 α45=α6+α3+α2+α0 α1°9=α5+α4+α1+α2+αThe total number of darts is 7 α46=α3+α1+α0 α110=α6+α"10 α4+α3+α1 The total gate release is 6 α47=α4+α2+αl α111 = α6''-α5+α2+α0 Total number of darts is 5 α48=α5+α3+α2 α112=α6+α4+α3+α1+α0 Total number of darts (d6 α49=α6+α4+α3 α■3 αS+α2+αl+α0 Total number of darts is 5 αSo == ,, s ten α.
α山＝α６＋α３＋α２＋α１
総ケ゛−ト 数は ４
α５１よα６＋α！
α１１５□α３＋α２＋α０
聡ダート数は３
α５２□α４＋α２＋α０
α１１６ ＝＝α４＋α３＋α１
総ダート数は４
α５３＝αＳ十α３＋α１
α１１７８αＳ十α４＋α２
飴ダート数は４
αＳ４＝α６＋α４＋α２
α１１８：α６＋α５＋α３
総ダート数は４
α５５：αＳ＋α５４＋α３＋αＯ
ａ １１９ 、、、 ａ ６ ＋ａ Ｏ相ゲート敢は４
α５６エα６＋αＳ＋α４＋α１
α１２０工α４＋α１＋α０
総ダート数は５
ａ Ｓ？ ＝＝：αａ ＋α５ ＋ （！ ４ ＋ａ２
＋（Ｚ Ｏα１２１工α５＋α２＋α１
総ｒ−ト数は６
ａ ５Ｍ ＝＝ ６ｇ ＋ ａ６ ＋ α４ ＋ａ ３
＋ａ ｌ ＋ ａ Ｏα１２２＝α６＋α３＋α２
総ｒ−ト数ば７
α５９＝α６＋α５＋α２＋αｌ＋α０α１２３＝αＳ
十α０
総ダート数は５
α６０＝α６＋α４＋α３＋α２＋α！十α０α１２４
：α４＋α！
総り′−ト 委りは ６
α６１＝α５＋α３＋α２＋α１＋α０ａ ！ ２５
＝＝ ａ ５ ＋ ａ ２総ダート数は５
α６２＝α６＋α４＋α３＋α２＋α１α！２６ユα６
→−α３
ｊ昏郵り′−ト な父は ５
α６３＝α５＋α３＋α２＋α０
α１２１工α０
（忽ゲート数は３
以上の１．〜果から、第３図のような７段シフトレジス
タと１個のす［（Ｉ！！的論理和ゲートとで構成される
並列Ｍ系列発生回路を用いて２並列のＭ系列を発生させ
るために必要な排他的論理和ゲートの総数は、最多８個
から最少１ｆ１Ｍｌまでとかなり開きがあることがわか
る。また、２並列で各々必要な排他的論理和ゲートの故
は一致するとは限らない。α mountain = α6 + α3 + α2 + α1 Total number of keys is 4 α51, α6 + α! α115 α3 + α2 + α0 The number of Satoshi darts is 3 α52 α4 + α2 + α0 α116 = = α4 + α3 + α1 The total number of darts is 4 α53 = αS ten α3 + α1 α1178 αS ten α4 + α2 The number of candy darts is 4 αS4 = α6 + α4 + α2 α118: α6 + α5 + α3 Total number of darts The number of points is 4 α55: αS+α54+α3+αO a 119, ,, a 6 + a O phase gate number is 4 α56 d α6 + αS + α4 + α1 α120 engineering α4 + α1 + α0 Total number of darts is 5 a S? ==:αa +α5 + (! 4 +a2
+ (Z Oα121 engineering α5 + α2 + α1 The total number of r-ts is 6 a 5M == 6g + a6 + α4 + a 3
+a l + a Oα122=α6+α3+α2 Total r-t number 7 α59=α6+α5+α2+αl+α0α123=αS
10 α0 Total number of darts is 5 α60 = α6 + α4 + α3 + α2 + α! 10α0α124
:α4+α! The total is 6 α61=α5+α3+α2+α1+α0a! 25
== a 5 + a 2 The total number of darts is 5 α62 = α6 + α4 + α3 + α2 + α1α! 26yu α6
→−α3 j kōyari ′−t father is 5 α63=α5+α3+α2+α0 α121 engineering α0 (The number of gates is 3 or more. From the result, a 7-stage shift register as shown in Fig. 3 and 1 gate [ (The total number of exclusive OR gates required to generate two parallel M-sequences using a parallel M-sequence generation circuit composed of I!!-like OR gates is from a maximum of 8 to a minimum of 1f1Ml. It can be seen that there is a considerable difference.Also, because two exclusive OR gates are required in parallel, they do not necessarily match.
ぞこで、２並列をαＯとα６４とする代わりに一例とし
てα７とαｒｔを選ぶと、並列Ｍ系列発生回路を第３図
から第４図のように変更することができる。この第４図
の構成では、排他的論理和ゲートの総数は１個削減でき
、かつ各系列Ｍ１゜Ｍ２ｆｆｌに使用する排他的論理和
ゲートの数は第３図の構成では０個と３ｆ［！ａであ−
）たらのが、同数の１個ずつとなる。Now, if α7 and αrt are selected as an example instead of αO and α64 as two parallel circuits, the parallel M-sequence generation circuit can be changed from FIG. 3 to FIG. 4. In the configuration of FIG. 4, the total number of exclusive OR gates can be reduced by one, and the number of exclusive OR gates used for each series M1°M2ffl is 0 and 3f[! At a-
) There will be the same number of codfish, one each.
このように本発明によれば、並列Ｍ系り１１信号を発生
させるための排他的論理和ゲートの数を各系列間で等し
くしかつその総数を最少とするべく解析し、これにより
スクランブラ（１スクランブラ）に使用する並列Ｍ系列
発生回路の回路規模を小さくし、かつ各系列間に１３け
る信号ブを生遅れの差をなくしてスクランブルまたはデ
スクランブル動作（こ与える悪影響を低減することがで
きる。As described above, according to the present invention, the number of exclusive OR gates for generating 11 signals of parallel M series is analyzed to be equal between each series and the total number is minimized, and thereby the scrambler ( It is possible to reduce the circuit scale of the parallel M-sequence generation circuit used in the 1-scrambler) and to eliminate the difference in delay between the 13 signal lines between each sequence, thereby reducing the negative effects of scrambling or descrambling operations. can.
次に、第１図を参照して本発明の一実施例におけるスク
ランブル・デスクランブル方式を説明する。この構成に
おいて、並列Ｍ系列発生回路２０は前記第４図で示した
回路と同一構成になっている。すなわら、生成多項式を
ｘ’ ＋ｘ’ ＋１、ＦＡ大周周期１２７．並列度を２
および位相の進みを６４どし、この集注で２並列出力ｆ
ｖｌｔ、Ｍｚとしてα７とαＴ１とを選択したときの回
路で、各並列出力Ｍ＋、ｆｖｈ毎に使用される排他的論
即相ゲーｈ ２ ’ｌ 、 ２２（７）Ｓ２ハ各’？
１１１！ａトＱ７＞。Next, a scrambling/descrambling method according to an embodiment of the present invention will be explained with reference to FIG. In this configuration, the parallel M-sequence generation circuit 20 has the same configuration as the circuit shown in FIG. 4 above. In other words, the generator polynomial is x' + x' +1, and the FA grand period is 127. Parallelism is 2
and the phase lead is set to 64, and with this concentration 2 parallel outputs f
In the circuit when α7 and αT1 are selected as vlt, Mz, the exclusive logic immediate phase game h2'l, 22(7)S2ha each'? used for each parallel output M+, fvh.
111! a To Q7>.
このような構成であるから、高速デジタルデータＤは先
ず分離回路１でシリアルデータから速１σが１／′２の
並列データＤｉ 、Ｄ２に変換され、次に上記並列Ｍ系
列発生回路２０から発生された各並列出力Ｍｌ、Ｍ２と
排他的論理和ゲート３１ 。With such a configuration, high-speed digital data D is first converted from serial data into parallel data Di, D2 with a speed 1σ of 1/'2 in the separation circuit 1, and then generated from the parallel M-sequence generation circuit 20. each parallel output M1, M2 and an exclusive OR gate 31.
３２でＩＩＦ他的論的論理和処理てスクランブルまたは
デスクランブルされる。このとさ゛、上記ａｔりＩＭ系
列発生回路２０から発生される２並列信号Ｍｘ。At step 32, the IIF is scrambled or descrambled using the IIF transitive logical OR process. At this time, two parallel signals Mx are generated from the IM sequence generation circuit 20 in addition to the above-mentioned at.
Ｍ２は、共に１個の排他的論理和ゲート２１ 。M2 is one exclusive OR gate 21.
２２を経て閥生されたものであるので、２並列信号Ｍ１
．Ｍ２相互間の発生遅延時間差は理論的には零である。22, so two parallel signals M1
．． The difference in generation delay time between M2 is theoretically zero.
このため、並列データＤ＋ 、Ｄ２に対しては全く同じ
タイミングでスクランブルまたはデスクランブルが行な
われることになり、この結果スクランブルまたはデスク
ランブルの高速動作上のｐＡ影響は低減される。また、
並列Ｍ系列発生回路２０の各並列系列出力Ｍｌ 、Ｍ２
を出力するために使用する枡池的論叩和ゲーｈ２１，２
２の総数は２個であるため、各並列系９１１出力Ｍｌ。Therefore, the parallel data D+ and D2 are scrambled or descrambled at exactly the same timing, and as a result, the pA effect of scrambling or descrambling on high-speed operation is reduced. Also,
Each parallel series output Ml, M2 of the parallel M series generation circuit 20
Masuike's argumentation game h21,2 used to output
Since the total number of 2 is 2, each parallel system 911 output Ml.
Ｍ２の発生遅延時間は小さく、これにより高速データに
対しても十分対応することができる。そうしてスクラン
ブルまたはデスクランブルされた並列データは、多重回
路４０で相ηに多重化されてシリアルデータに戻された
のらスクランブルまたはデスクランブル後の高速デジタ
ルデータＤ′として送出される。The generation delay time of M2 is small, which makes it possible to sufficiently handle high-speed data. The scrambled or descrambled parallel data is multiplexed into phases η by the multiplexing circuit 40, converted back into serial data, and then sent out as scrambled or descrambled high-speed digital data D'.
尚、本発明は上記実ＩＪｉ！例に限定されるｂのではな
く、例えば各並列系列間のｌＪｔ他的論卯和ゲートの数
が均等となり、かつそのうち総数がｈ１少となる他の組
合わせがあればこれを選Ｕ２ ＬＪて回路を構成しても
よい。その他、並列度やシフトレジスタの段数等につい
ては如何なる値であってもよい。Incidentally, the present invention is based on the above-mentioned actual IJi! Rather than being limited to the example b, if there is another combination in which the number of lJt transitive conjunction gates between each parallel series is equal and the total number is h1 less, select this U2 LJ. A circuit may also be configured. In addition, the degree of parallelism, the number of stages of the shift register, etc. may be any value.
［１と明の効果１
以上詳ｊ！シたように本発明によれば、疑似ランダムデ
ータは互いに同一パターンを有しかつ相互に所定の時間
関係を有するｎ個（ｎは２のに乗イ８の自然数）の並列
最大長周期符号系列信号を所定の順序で繰返して取出す
Ｎ段のシフトレジスタとＱ個（Ｑは１以Ｆの自然数）の
排他的ｉｉ２理和ゲートとからなる回路から発生するよ
うに構成し、かつ排他的論理和ゲートは発生すべき並列
最大長周１′ｉｌｌ付号系列信号を満足する複数（Φ類
のシフトレジスタとの接続組合わせに対して各並列系９
１１間の個数が均等とイ【りかつそのうちで総数が最少
となるようにシフ１〜レジスタに接続するようにしたこ
とによって、並９！１Ｍ系列信号の各系列間の発生遅延
時間差を煕くしかつこの条件のもとにに主遅延時間を最
少にづ”ることかでき、これにより高速でかつ安定性の
高いスクランブルまたはデスクランブルＵ作を（７ない
得て、データ速度が高速化した場合に特に好適なスクラ
ンブル・デスクランブル方式を記供することができる。[1 and the effect of light 1 Details above! As described above, according to the present invention, pseudo-random data is a parallel maximum length period code sequence of n pieces (n is a natural number of 2 to the power of 8) having the same pattern and having a predetermined time relationship with each other. The signal is generated from a circuit consisting of an N-stage shift register that repeatedly extracts signals in a predetermined order and Q (Q is a natural number between 1 and F) exclusive OR gates, and an exclusive OR gate. The gates are connected to a plurality of parallel systems 9 for each connection combination with shift registers of Φ class that satisfy the parallel maximum length period 1'ill signed sequence signal to be generated.
By connecting the shift 1 to registers so that the numbers between 11 and 11 are even and the total number is the minimum, the generation delay time difference between each series of the average 9!1M series signal can be reduced. Under these conditions, it is possible to minimize the main delay time, which allows for high-speed and highly stable scrambling or descrambling (7). A particularly suitable scrambling/descrambling method can be provided.
第１図は本発明の一実施例に３３けるスクランブル・デ
スクランブル方式を適用したスクランブラ・デスクラン
ブラの構成を示ザ回路ブロック図、第２図はＭ系列発生
回路の基本構成図、第３図および第４図はそれぞれ本発
明の原理説明に使用する並列Ｍ系列発生回路の構成を示
ず回路ブ１］ツク図、第５図は高速デジタルデータに対
するスクランブル・デスクランブル方式を示す図である
。
１０・・・分離回路、２０・・・並列Ｍ系列発生回路、
２１．２２，３１．３２・・・排他的論理和ゲート１４
０・・・多重回路、Ｆ１〜Ｆ７・・・シフ１〜レジスタ
。FIG. 1 is a circuit block diagram showing the configuration of a scrambler/descrambler to which the scramble/descramble method in 33 is applied in one embodiment of the present invention, FIG. 2 is a basic configuration diagram of an M-sequence generation circuit, and FIG. 4 and 4 do not show the configuration of a parallel M-sequence generation circuit used to explain the principle of the present invention, respectively. . 10... Separation circuit, 20... Parallel M-sequence generation circuit,
21.22, 31.32... exclusive OR gate 14
0...Multiple circuit, F1 to F7... Shift 1 to register.
Claims (1)
とともに、各並列データに同期して発生させた並列疑似
ランダムデータと各並列データとの排他的論理和を求め
、その排他的論理和出力をシリアルデータに変換するこ
とにより、高速シリアルデータを疑似ランダムデータで
スクランブルまたはデスクランブルして出力するスクラ
ンブル・デスクランブル方式において、前記並列疑似ラ
ンダムデータは互いに同一パターンを有しかつ相互に所
定の時間関係を有するｎ個（ｎは２のＫ乗倍の自然数）
の並列最大長周期符号系列信号を所定の順序で繰返して
取出すＮ段のシフトレジスタとＱ個（Ｑは１以上の自然
数）の排他的論理和ゲートとからなる回路から発生する
ように構成し、かつ排他的論理和ゲートは発生すべき並
列最大長周期符号系列信号を満足する複数種類のシフト
レジスタとの接続組合わせに対して各並列系列間の個数
が均等とでかつその総数が最少となるようにシフトレジ
スタに接続したことを特徴とするスクランブル・デスク
ランブル方式。Convert high-speed serial data into parallel data in predetermined units, calculate the exclusive OR of parallel pseudo-random data generated in synchronization with each parallel data and each parallel data, and convert the exclusive OR output into serial data. In the scrambling/descrambling method in which high-speed serial data is scrambled or descrambled with pseudo-random data and output by converting the data into n pieces (n is a natural number times 2 to the K power)
The signal is generated from a circuit consisting of an N-stage shift register that repeatedly extracts parallel maximum long-period code sequence signals in a predetermined order and Q (Q is a natural number of 1 or more) exclusive OR gates, In addition, the number of exclusive OR gates between each parallel series is equal and the total number is the minimum for connection combinations with multiple types of shift registers that satisfy the maximum parallel long-period code series signal to be generated. A scramble/descramble method characterized by being connected to a shift register.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61068715A JPH0683204B2 (en) | 1986-03-28 | 1986-03-28 | Scramble / descramble method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61068715A JPH0683204B2 (en) | 1986-03-28 | 1986-03-28 | Scramble / descramble method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62226740A true JPS62226740A (en) | 1987-10-05 |
| JPH0683204B2 JPH0683204B2 (en) | 1994-10-19 |
Family
ID=13381762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61068715A Expired - Lifetime JPH0683204B2 (en) | 1986-03-28 | 1986-03-28 | Scramble / descramble method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0683204B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0795179A (en) * | 1993-03-15 | 1995-04-07 | Byeong Gi Lee | Parallel dispersed sample scrambling system |
| JP2001160759A (en) * | 1999-09-14 | 2001-06-12 | Quantum Corp | System and method for preparing randomizer sequence of plural symbols |
-
1986
- 1986-03-28 JP JP61068715A patent/JPH0683204B2/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0795179A (en) * | 1993-03-15 | 1995-04-07 | Byeong Gi Lee | Parallel dispersed sample scrambling system |
| JP2001160759A (en) * | 1999-09-14 | 2001-06-12 | Quantum Corp | System and method for preparing randomizer sequence of plural symbols |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0683204B2 (en) | 1994-10-19 |
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|---|---|---|---|
| EXPY | Cancellation because of completion of term |