RU2214045C1

RU2214045C1 - Data coding/decoding device

Info

Publication number: RU2214045C1
Application number: RU2002102453/09A
Authority: RU
Inventors: В.А. Степанов; С.М. Сухман; с Б.В. Шевкопл; Б.В. Шевкопляс
Original assignee: Степанов Владислав Андреевич; Сухман Сергей Маратович; Шевкопляс Борис Владимирович
Priority date: 2002-01-31
Filing date: 2002-01-31
Publication date: 2003-10-10

Abstract

FIELD: data coding and decoding; synchronous telecommunication systems. SUBSTANCE: device has data transmission unit and data reception unit connected on opposite ends of communication line; data transmission unit has sync signal generator, coder, group of output amplifiers, register, decoder, inverter, flip-flop, and AND gate; data reception unit has group of input amplifiers, decoder, register, two delay circuits, AND gate, and inverter. Data transmission speed is enhanced due to use of additional communication channel connected in parallel with main one without increasing number of twisted pairs of line conductors. EFFECT: enhanced data transmission speed. 1 cl, 7 dwg

Description

Изобретение относится к электронным схемам общего назначения, в частности к схемам кодирования, декодирования и преобразования данных при их передаче между удаленными друг от друга абонентами. The invention relates to electronic circuits for general purposes, in particular to circuits for encoding, decoding and converting data during transmission between remote from each other subscribers.

Известно устройство [1], содержащее подключенные к противоположным сторонам линии связи блоки передачи и приема данных, входы блоков передачи и выходы блоков приема данных являются входами и выходами устройства, линия связи содержит группу витых пар проводов по числу входов устройства. По одной из витых пар проводов линии передается сигнал синхронизации, по остальным витым парам - биты данных. A device [1] is known that contains data transmission and reception units connected to opposite sides of the communication line, inputs of the transmission units and outputs of the data reception units are inputs and outputs of the device, the communication line contains a group of twisted pairs of wires according to the number of device inputs. A synchronization signal is transmitted along one of the twisted pairs of wires of the line, and data bits along the remaining twisted pairs.

Недостатком устройства [1] является низкая эффективность использования линии связи. Для передачи n-разрядных слов линия должна содержать n+1 витую пару проводов, одна из которых используется для трансляции синхросигнала, а остальные - для пересылки битов данных. The disadvantage of the device [1] is the low efficiency of use of the communication line. To transmit n-bit words, a line must contain an n + 1 twisted pair of wires, one of which is used to transmit a clock signal, and the rest to send data bits.

Известно устройство [2] для кодирования - декодирования данных, содержащее подключенные к противоположным сторонам линии связи блок передачи данных и блок приема данных, блок передачи данных содержит генератор синхросигналов, шифратор, группу выходных усилителей, выход генератора синхросигналов соединен с входом шифратора и является первым выходом синхронизации первого канала устройства, группа входов блока передачи данных является группой входов данных первого канала устройства, группа выходов шифратора соединена с входами группы выходных усилителей, выходы которых соединены с витыми парами проводов линии связи, блок приема данных содержит группу входных усилителей, дешифратор, регистр, первый элемент задержки и инвертор, входы группы входных усилителей соединены с витыми парами проводов линии связи, а их выходы - с входами дешифратора, выходы которого соединены с входами данных регистра и, через первый элемент задержки, с входом инвертора, выход которого соединен с входом синхронизации регистра и является вторым выходом синхронизации первого канала устройства, группа выходов регистра является группой выходов данных первого канала устройства. A device [2] for encoding - decoding data, comprising a data transmission unit and a data receiving unit connected to opposite sides of the communication line, the data transmission unit comprises a clock generator, an encoder, a group of output amplifiers, the output of the clock generator is connected to the encoder input and is the first output synchronization of the first channel of the device, the group of inputs of the data transmission unit is a group of data inputs of the first channel of the device, the group of outputs of the encoder is connected to the inputs of the group amplifiers, the outputs of which are connected to twisted pairs of wires of the communication line, the data receiving unit contains a group of input amplifiers, a decoder, a register, the first delay element and an inverter, the inputs of the group of input amplifiers are connected to twisted pairs of wires of the communication line, and their outputs are connected to the inputs of the decoder the outputs of which are connected to the inputs of the register data and, through the first delay element, to the inverter input, the output of which is connected to the register synchronization input and is the second synchronization output of the first channel of the device, gr oup output register is a group of output data of the first channel device.

Устройство [2] преобразует параллельный двоичный код данных и синхросигнал в группу троичных сигналов, которая передается по линии связи, состоящей из группы витых пар проводов. На приемной стороне устройства группа троичных сигналов преобразуется в исходный двоичный код, сопровождаемый восстановленным синхросигналом. The device [2] converts a parallel binary data code and a clock signal into a group of ternary signals, which is transmitted over a communication line consisting of a group of twisted pairs of wires. On the receiving side of the device, the group of ternary signals is converted to the original binary code, followed by the restored clock signal.

Устройство [2] имеет недостаточно высокую скорость передачи данных. Это связано с тем, что при шифрации данных для их передачи по линии связи использованы не все потенциально возможные кодовые комбинации трехуровневых сигналов. Это, в свою очередь, приводит к тому, что дешифратор кодовых комбинаций оперирует не полным диапазоном кодов и поэтому не реализует потенциальные возможности восстановления кодированных данных. В результате скорость передаваемого потока данных снижена. The device [2] does not have a high data transfer rate. This is due to the fact that when encrypting data for transmission over a communication line, not all potentially possible code combinations of three-level signals were used. This, in turn, leads to the fact that the code combination decoder does not operate with a full range of codes and therefore does not realize the potential for recovering encoded data. As a result, the speed of the transmitted data stream is reduced.

Цель изобретения - повышение скорости передачи данных. The purpose of the invention is to increase the data transfer rate.

Цель достигается тем, что в устройстве для кодирования - декодирования данных, содержащем подключенные к противоположным сторонам линии связи блок передачи данных и блок приема данных, блок передачи данных содержит генератор синхросигналов, шифратор, группу выходных усилителей, выход генератора синхросигналов соединен с входом шифратора и является первым выходом синхронизации первого канала устройства, группа входов блока передачи данных является группой входов данных первого канала устройства, группа выходов шифратора соединена с входами группы выходных усилителей, выходы которых соединены с витыми парами проводов линии связи, блок приема данных содержит группу входных усилителей, дешифратор, регистр, первый элемент задержки и инвертор, входы группы входных усилителей соединены с витыми парами проводов линии связи, а их выходы - с входами дешифратора, выходы которого соединены с входами данных регистра и, через первый элемент задержки, с входом инвертора, выход которого соединен с входом синхронизации регистра и является вторым выходом синхронизации первого канала устройства, группа выходов регистра является группой выходов данных первого канала устройства, блок передачи данных дополнительно содержит регистр, дешифратор, инвертор, триггер и элемент И, группа входов данных первого канала устройства соединена с входами дешифратора и с входами данных регистра, выходы которого соединены с входами шифратора, а вход синхронизации - с выходом генератора синхросигналов, с первым входом элемента И и с входом инвертора, выход которого соединен с входом синхронизации триггера, выход которого соединен с вторым входом элемента И, выход которого является первым выходом синхронизации второго канала устройства, вход данных второго канала устройства соединен с входом шифратора, выход дешифратора соединен с входом данных триггера, блок приема данных дополнительно содержит второй элемент задержки и элемент И, вход второго элемента задержки соединен с выходом инвертора, а его выход - с первым входом элемента И, второй вход которого соединен с выходом регистра, выход элемента И является вторым выходом синхронизации второго канала данных устройства, выход данных второго канала устройства соединен с выходом регистра. The goal is achieved in that in a device for encoding - decoding data containing a data transmission unit and a data receiving unit connected to opposite sides of the communication line, the data transmission unit comprises a clock generator, an encoder, a group of output amplifiers, the output of the clock generator is connected to the encoder input and is the first synchronization output of the first channel of the device, the group of inputs of the data transmission unit is a group of data inputs of the first channel of the device, the group of outputs of the encoder is connected to the group of output amplifiers, the outputs of which are connected to twisted pairs of wires of the communication line, the data receiving unit contains a group of input amplifiers, a decoder, a register, the first delay element and an inverter, the inputs of the group of input amplifiers are connected to twisted pairs of wires of the communication line, and their outputs the inputs of the decoder, the outputs of which are connected to the inputs of the register data and, through the first delay element, with the input of the inverter, the output of which is connected to the input of the register synchronization and is the second synchronization output of the first channel devices, the group of outputs of the register is a group of data outputs of the first channel of the device, the data transfer unit further comprises a register, a decoder, an inverter, a trigger, and an element And, a group of data inputs of the first channel of the device is connected to the inputs of the decoder and to the inputs of the register data, the outputs of which are connected to the inputs the encoder, and the synchronization input - with the output of the clock generator, with the first input of the And element and with the inverter input, the output of which is connected to the trigger synchronization input, the output of which is connected to the W The input of the And element, the output of which is the first synchronization output of the second channel of the device, the data input of the second channel of the device is connected to the input of the encoder, the decoder output is connected to the trigger data input, the data receiving unit additionally contains the second delay element and the And element, the input of the second delay element is connected with the output of the inverter, and its output with the first input of the And element, the second input of which is connected to the output of the register, the output of the And element is the second synchronization output of the second device data channel , Second channel data output device connected to the output register.

На фиг. 1 и 2 представлены схемы известных устройств [1] и [2]; на фиг. 3 - временные диаграммы передачи данных устройством [2]; на фиг. 4 - пример схемы включения предлагаемого устройства в телекоммуникационную систему, на фиг. 5 - пример функциональной схемы предлагаемого устройства, на фиг. 6 - пример схемы дешифратора блока передачи данных, на фиг. 7 - временные диаграммы передачи данных предлагаемым устройством. In FIG. 1 and 2 are diagrams of known devices [1] and [2]; in FIG. 3 - time diagrams of data transmission by the device [2]; in FIG. 4 is an example of a circuit for incorporating the proposed device into a telecommunication system; FIG. 5 is an example of a functional diagram of the proposed device, in FIG. 6 is an example of a decoder circuit of a data transmission unit; FIG. 7 - timing diagrams of data transmission of the proposed device.

Устройство [1] (фиг. 1) содержит подключенные к противоположным сторонам линии связи 1 блоки 2 передачи и 3 приема данных, входы 4 блоков передачи и выходы 5 блоков приема данных являются входами и выходами устройства, линия связи 1 содержит группу витых пар 6 проводов по числу входов устройства. The device [1] (Fig. 1) contains blocks 2 for transmitting and 3 receiving data connected to opposite sides of the communication line 1, inputs 4 of the transmitting blocks and outputs 5 of the data receiving blocks are inputs and outputs of the device, communication line 1 contains a group of twisted pairs of 6 wires by the number of device inputs.

Устройство [2] (фиг. 2) содержит подключенные к противоположным сторонам линии связи 7 блок 8 передачи данных и блок 9 приема данных, блок передачи данных содержит генератор 10 синхросигналов, шифратор 11, группу выходных усилителей 12, выход генератора 10 синхросигналов соединен с входом шифратора 11 и является первым выходом 13 синхронизации устройства, группа входов 14 блока 8 является группой входов данных устройства, группа выходов шифратора 11 соединена с входами группы выходных усилителей 12, выходы которых соединены с витыми парами 15 проводов линии связи 7, блок 9 приема данных содержит группу входных усилителей 16, дешифратор 17, регистр 18, элемент 19 задержки и инвертор 20, входы группы входных усилителей 16 соединены с витыми парами 15 проводов линии связи, а их выходы - с входами дешифратора 17, выходы которого соединены с входами данных регистра 18. Один из выходов дешифратора 17 через элемент задержки 19 соединен с входом инвертора 20, выход которого соединен с входом синхронизации регистра 18 и является вторым выходом 21 синхронизации устройства, группа 22 выходов регистра 18 является группой выходов данных устройства. The device [2] (Fig. 2) contains connected to opposite sides of the communication line 7, a data transmission unit 8 and a data reception unit 9, the data transmission unit contains a clock generator 10, an encoder 11, a group of output amplifiers 12, the output of the clock generator 10 is connected to the input encoder 11 and is the first output 13 of the synchronization device, the group of inputs 14 of block 8 is a group of inputs of the device data, the group of outputs of the encoder 11 is connected to the inputs of the group of output amplifiers 12, the outputs of which are connected to twisted pairs of 15 wires communication lines 7, the data receiving unit 9 contains a group of input amplifiers 16, a decoder 17, a register 18, a delay element 19 and an inverter 20, the inputs of a group of input amplifiers 16 are connected to twisted pairs 15 of the wires of the communication line, and their outputs are connected to the inputs of the decoder 17, the outputs of which are connected to the inputs of the data of the register 18. One of the outputs of the decoder 17 through the delay element 19 is connected to the input of the inverter 20, the output of which is connected to the synchronization input of the register 18 and is the second output 21 of the synchronization device, the group 22 of the outputs of the register 18 are groups oh device data outputs.

Временные диаграммы 23 и 24 (фиг. 3) соответствуют сигналам на выходе 13 и входах 14 блока 8 (см. фиг. 2); диаграмма 25 отображает сигналы в линии 7; диаграммы 26 и 27 соответствуют сигналам на выходах дешифратора 17, диаграммы 28 и 29 - сигналам на выходах 21 и 22 блока 9. Timing diagrams 23 and 24 (Fig. 3) correspond to the signals at the output 13 and inputs 14 of block 8 (see Fig. 2); chart 25 displays the signals in line 7; diagrams 26 and 27 correspond to the signals at the outputs of the decoder 17, diagrams 28 and 29 correspond to the signals at the outputs 21 and 22 of block 9.

Телекоммуникационная система (фиг. 4) содержит предлагаемое устройство 30 для кодирования - декодирования данных и подключенные к нему первое-четвертое 31-34 оконечные устройства DTE1-DTE4. Устройство 30 содержит подключенные к противоположным сторонам линии связи 35 блок 36 передачи данных (DCE1) и блок 37 приема данных (DCE2). Линия связи 35 содержит витые пары 38 проводов. Выходы 39 и 40 блоков 36 и 37 являются первым и вторым выходами синхронизации первого канала устройства 30. Выходы 41 и 42 блоков 36 и 37 являются первым и вторым выходами синхронизации второго канала устройства 30. Группа входов 43 блока 36 передачи данных является группой входов данных первого канала устройства 30. Группа выходов 44 блока 37 приема данных является группой выходов данных первого канала устройства 30. Вход 45 блока 36 является входом данных второго канала устройства 30. Выход 46 блока 37 является выходом данных второго канала устройства 30. Указатели 47 и 48 показывают направления передачи данных по первому и второму каналам связи. The telecommunication system (Fig. 4) contains the proposed device 30 for encoding - decoding data and connected to it the first to fourth 31-34 terminal devices DTE1-DTE4. The device 30 comprises data transmission unit 36 (DCE1) and data reception unit 37 (DCE2) connected to opposite sides of the communication line 35. Communication line 35 contains twisted pairs of 38 wires. The outputs 39 and 40 of blocks 36 and 37 are the first and second synchronization outputs of the first channel of the device 30. The outputs 41 and 42 of the blocks 36 and 37 are the first and second synchronization outputs of the second channel of the device 30. The group of inputs 43 of the data transmission unit 36 is the group of data inputs of the first device channel 30. The group of outputs 44 of the data receiving unit 37 is the group of data outputs of the first channel of the device 30. The input 45 of the block 36 is the data input of the second channel of the device 30. The output 46 of the block 37 is the data output of the second channel of the device 30. Decree Factors 47 and 48 show the directions of data transmission on the first and second communication channels.

Блок 36 передачи данных (фиг.5) содержит генератор 49 синхросигналов, шифратор 50, группу выходных усилителей 51, выход генератора 49 синхросигналов соединен с входом шифратора 50 и является первым выходом 39 синхронизации первого канала устройства 30, группа выходов шифратора 50 соединена с входами группы выходных усилителей 51, выходы которых соединены с витыми парами 38 проводов линии связи 35. Блок 37 приема данных содержит группу входных усилителей 52, дешифратор 53, регистр 54, первый элемент 55 задержки и инвертор 56, входы группы входных усилителей 52 соединены с витыми парами 38 проводов линии связи 35, а их выходы - с входами дешифратора 53, выходы которого соединены с входами данных регистра 54 и, через первый элемент 55 задержки, с входом инвертора 56, выход которого соединен с входом синхронизации регистра 54 и является вторым выходом 40 синхронизации первого канала устройства 30, группа выходов регистра 54 является группой 44 выходов данных первого канала устройства 30. The data transmission unit 36 (Fig. 5) contains a clock generator 49, an encoder 50, a group of output amplifiers 51, the output of a clock generator 49 is connected to the input of the encoder 50 and is the first synchronization output 39 of the first channel of the device 30, the group of outputs of the encoder 50 is connected to the inputs of the group output amplifiers 51, the outputs of which are connected to twisted pairs 38 of wires of the communication line 35. The data receiving unit 37 comprises a group of input amplifiers 52, a decoder 53, a register 54, a first delay element 55 and an inverter 56, inputs of a group of input amplifiers 52 are connected to twisted pairs 38 of the wires of the communication line 35, and their outputs are connected to the inputs of the decoder 53, the outputs of which are connected to the data inputs of the register 54 and, through the first delay element 55, with the input of the inverter 56, the output of which is connected to the synchronization input of the register 54 and is the second synchronization output 40 of the first channel of the device 30, the group of outputs of the register 54 is the group 44 of the data outputs of the first channel of the device 30.

Блок 36 передачи данных дополнительно содержит регистр 57, дешифратор 58, инвертор 59, триггер 60 и элемент И 61, группа входов 43 блока 36 соединена с входами данных регистра 57, выходы которого соединены с входами шифратора 50, а вход синхронизации - с выходом генератора 49 синхросигналов, с первым входом элемента И 61 и с входом инвертора 59, выход которого соединен с входом синхронизации триггера 60, выход которого соединен с вторым входом элемента И 61, выход которого является первым выходом 41 синхронизации второго канала устройства, вход 45 данных второго канала устройства соединен с входом шифратора 50, выход 62 дешифратора 58 соединен с входом данных триггера 60, входы дешифратора 58 соединены с входами 63, 64 и 65 группы 43 входов блока 36. Блок 37 приема данных дополнительно содержит второй элемент 66 задержки и элемент И 67, вход второго элемента 66 задержки соединен с выходом инвертора 56, а его выход - с первым входом элемента И 67, второй вход которого соединен с выходом регистра 54, выход элемента И 67 является вторым выходом 42 синхронизации второго канала данных устройства 30, выход 46 данных второго канала устройства соединен с выходом регистра 54. The data transmission unit 36 further comprises a register 57, a decoder 58, an inverter 59, a trigger 60, and an I 61 element, a group of inputs 43 of the block 36 is connected to the data inputs of the register 57, the outputs of which are connected to the inputs of the encoder 50, and the synchronization input is to the output of the generator 49 clock signals, with the first input of the And 61 element and with the input of the inverter 59, the output of which is connected to the synchronization input of the trigger 60, the output of which is connected to the second input of the And 61 element, the output of which is the first synchronization output 41 of the second channel of the device, the data input 45 is second the first channel of the device is connected to the input of the encoder 50, the output 62 of the decoder 58 is connected to the data input of the trigger 60, the inputs of the decoder 58 are connected to the inputs 63, 64 and 65 of the group of 43 inputs of the block 36. The data receiving unit 37 further comprises a second delay element 66 and an AND element 67, the input of the second delay element 66 is connected to the output of the inverter 56, and its output is connected to the first input of the And 67 element, the second input of which is connected to the output of the register 54, the output of the And 67 element is the second synchronization output 42 of the second data channel of the device 30, output 46 second data ala device connected to the output register 54.

В примере, приведенном на фиг. 6, дешифратор 58 блока 36 содержит элементы ИЛИ 68 и И-НЕ 69. Входы 64 и 65 дешифратора 58 соединены с входами элемента ИЛИ 68, вход 63 соединен с первым входом элемента И-НЕ 69, второй вход которого соединен с выходом элемента ИЛИ 68, выход элемента И-НЕ 69 является выходом 62 дешифратора 58. In the example of FIG. 6, the decoder 58 of block 36 contains the elements OR 68 and NAND 69. The inputs 64 and 65 of the decoder 58 are connected to the inputs of the OR 68, the input 63 is connected to the first input of the NAND 69, the second input of which is connected to the output of the OR 68 , the output of the AND-NOT element 69 is the output 62 of the decoder 58.

Временные диаграммы 70 и 71 (фиг. 7) отображают сигналы на выходе 39 и входах 43 блока 36; диаграммы 72 и 73 - сигналы на входе 62 и выходе триггера 60; диаграммы 74 и 75 - сигналы на выходе 41 и входе 45 блока 36; диаграммы 76 и 77 - сигналы на выходах регистра 57 и в линии связи 35; диаграммы 78, 79, 80 и 81 - сигналы на выходах дешифратора 53 блока 37; диаграммы 82 и 83 - сигналы на выходе инвертора 56 и на выходах 44 блока 37; диаграммы 84 и 85 - сигналы на выходе 46 блока 37 и на входе элемента И 67, соединенном с регистром 54; диаграмма 86 - сигнал на выходе 42 блока 37. Timing diagrams 70 and 71 (Fig. 7) display signals at output 39 and inputs 43 of block 36; diagrams 72 and 73 show signals at input 62 and output of trigger 60; diagrams 74 and 75 — signals at output 41 and input 45 of block 36; diagrams 76 and 77 - signals at the outputs of the register 57 and in the communication line 35; diagrams 78, 79, 80, and 81 — signals at the outputs of the decoder 53 of block 37; diagrams 82 and 83 — signals at the output of the inverter 56 and at the outputs 44 of the block 37; diagrams 84 and 85 — signals at the output 46 of block 37 and at the input of the And 67 element connected to the register 54; chart 86 is a signal at the output of block 42 of 37.

В схеме, приведенной на фиг. 1, четырехразрядный параллельный код данных DIN (X Y Z V) и сопровождающий его синхросигнал CIN передаются по витым парам 6 проводов линии связи 1 к удаленному абоненту. Напряжение между проводами витой пары 6 может быть отрицательным или положительным в зависимости от значения передаваемого бита (лог. "0" или "1"). Выходной код данных DOUT (X Y Z V) и принятый синхросигнал COUT совпадают с входными с точностью до задержек передачи. In the circuit of FIG. 1, a four-digit parallel DIN data code (X Y Z V) and the accompanying clock signal CIN are transmitted via twisted pairs of 6 wires of communication line 1 to a remote subscriber. The voltage between the wires of the twisted pair 6 can be negative or positive depending on the value of the transmitted bit (log. "0" or "1"). The output data code DOUT (X Y Z V) and the received COUT clock match the input clock accurate to transmission delays.

Пересылка четырехразрядного параллельного кода и синхросигнала может быть выполнена по меньшему числу витых пар проводов с использованием схемы [2], показанной на фиг. 2. Forwarding of a four-bit parallel code and a clock signal can be performed on a smaller number of twisted pairs of wires using the circuit [2] shown in FIG. 2.

В этой схеме применено трехуровневое кодирование сигналов в линии связи 7. Напряжение U1 (U2, U3) между проводами витой пары 15 может быть отрицательным, нулевым или положительным (сокращенно: -, 0, +). Это напряжение формируется усилителем 12 в зависимости от сочетания битов E1 F1 (G1 H1, K1 L1) на его входах следующим образом. При Е1=F1=0 (G1=H1=0, K1=L1=0) напряжение U1 (U2, U3) нулевое, при Е1=0, F1=1 (G1=0, H1=1; K1=0, L1=1) - отрицательное, при E1=1, F1=0 (G1=1, H1=0; K1=1, L1=0) - положительное. Код E1 F1 G1 H1 K1 L1 формируется шифратором 11 из входного кода X1 Y1 Z1 V1 С1 (данные, синхросигнал), например, как показано в левой части табл. 1. In this scheme, three-level coding of signals in the communication line is applied 7. The voltage U1 (U2, U3) between the wires of the twisted pair 15 can be negative, zero or positive (abbreviated: -, 0, +). This voltage is generated by the amplifier 12 depending on the combination of bits E1 F1 (G1 H1, K1 L1) at its inputs as follows. With E1 = F1 = 0 (G1 = H1 = 0, K1 = L1 = 0), the voltage U1 (U2, U3) is zero, with E1 = 0, F1 = 1 (G1 = 0, H1 = 1; K1 = 0, L1 = 1) is negative, with E1 = 1, F1 = 0 (G1 = 1, H1 = 0; K1 = 1, L1 = 0) is positive. The code E1 F1 G1 H1 K1 L1 is generated by the encoder 11 from the input code X1 Y1 Z1 V1 C1 (data, clock), for example, as shown in the left part of the table. 1.

Входные усилители 16 и дешифратор 17 осуществляют обратное преобразование сигналов, представленных напряжениями U1, U2 и U3 в витых парах проводов линии связи. В этом можно убедиться сопоставлением левой и правой частей табл. 1 - они симметричны. В центральной части таблицы показаны 17 (из 3³=27 возможных) комбинаций S сигналов в линии связи. Первая (S=1) комбинация (0 0 0) произвольно выбрана для отображения единичного состояния синхросигнала С1. Символы "х" в левой части таблицы означают, что при С1=1 входные сигналы TхD не воспринимаются шифратором. Эти же символы в правой части таблицы показывают, что при выдаче восстановленного синхросигнала С2 выходные данные Х2 Y2 Z2 V2 не определены и не могут использоваться для выдачи абоненту. Остальные 16 комбинаций сигналов в линии связи произвольно распределены для отображения 16 состояний четырехразрядного кода X1 Y1 Z1 VI при условии, что С1= 0. Шифратор и дешифратор могут быть выполнены на основе ПЗУ, программируемой логики или построены из обычных логических элементов.Input amplifiers 16 and decoder 17 reverse the signals represented by voltages U1, U2 and U3 in twisted pairs of wires of the communication line. This can be seen by comparing the left and right parts of the table. 1 - they are symmetrical. In the central part of the table, 17 (out of 3 ³ = 27 possible) combinations of S signals in the communication line are shown. The first (S = 1) combination (0 0 0) is arbitrarily selected to display the single state of the clock signal C1. The symbols "x" in the left part of the table mean that with C1 = 1 the input signals TxD are not perceived by the encoder. The same symbols on the right side of the table show that when the restored C2 clock signal is output, the output data X2 Y2 Z2 V2 is not defined and cannot be used for delivery to the subscriber. The remaining 16 combinations of signals in the communication line are randomly distributed to display 16 states of the four-digit code X1 Y1 Z1 VI, provided that C1 = 0. The encoder and decoder can be made on the basis of ROM, programmable logic, or built from ordinary logic elements.

Из временных диаграмм, показанных на фиг. 3, следует, что сигналы W, передаваемые по линии связи 7, поочередно отображают синхросигнал С1 и данные (группу битов X1, Y1, Z1, V1). Как отмечалось, группа выходных сигналов дешифратора 17 не определена при наличии синхросигнала. Этот факт отмечен затененными областями на временной диаграмме 27 группы Q сигналов Х2, Y2, Z2, V2. Для устранения неопределенности этих сигналов применен параллельный регистр 18. Данные принимаются в него по положительному фронту сигнала С3, который формируется из сигнала С2 после его задержки на четверть периода синхросигнала и последующего инвертирования. В результате сигналы RхD и RхC с некоторой задержкой повторяют сигналы TхD и ТхС. From the timing diagrams shown in FIG. 3, it follows that the signals W transmitted over the communication line 7 alternately display the clock signal C1 and data (a group of bits X1, Y1, Z1, V1). As noted, the group of output signals of the decoder 17 is not defined in the presence of a clock signal. This fact is marked by shaded areas in the time diagram 27 of the group Q of signals X2, Y2, Z2, V2. To eliminate the uncertainty of these signals, a parallel register 18. The data is received into it at the positive edge of signal C3, which is formed from signal C2 after it is delayed by a quarter of the clock signal period and subsequent inversion. As a result, the signals RxD and RxC with some delay repeat the signals TxD and TxC.

Данный способ уменьшения числа витых пар проводов канала связи применим к схемам с различной разрядностью. При трехуровневом кодировании число состояний линии, содержащей N витых пар проводов, равно 3^N. Одно из этих состояний следует выделить для кодирования единичного значения синхросигнала. С помощью оставшихся 3^N - 1 состояний можно отобразить М-разрядный двоичный код TxD, где М = [log₂(3^N - 1)], прямые скобки здесь обозначают целую часть заключенного в них числа. Так, при N=2, 3, 4,..., 10 разрядность М передаваемого кода составляет 3, 4, 6, 7, 9, 11, 12, 14, 15.This method of reducing the number of twisted pairs of wires of the communication channel is applicable to circuits with different bit depths. In three-level coding, the number of states of a line containing N twisted pairs of wires is 3 ^N. One of these states should be distinguished for encoding a single value of the clock signal. Using the remaining 3 ^N - 1 states, you can display the M-bit binary code TxD, where M = [log ₂ (3 ^N - 1)], the parentheses here indicate the integer part of the number enclosed in them. So, for N = 2, 3, 4, ..., 10, the bit depth M of the transmitted code is 3, 4, 6, 7, 9, 11, 12, 14, 15.

Принцип действия предлагаемого устройства (см. фиг. 4 - фиг. 7) близок рассмотренному, но по линии связи 35 передается большее число кодовых комбинаций (в рассмотренном далее примере использованы все возможные комбинации). Совокупность этих комбинаций несет более высокую информационную нагрузку. Это позволяет при том же числе проводов линии связи, что и в устройстве-прототипе, построить дополнительный (второй) канал связи, который работает параллельно с основным (первым) каналом, не ухудшая его характеристик. Скорость передачи данных предлагаемым устройством складывается из скоростей передачи данных по обоим каналам и, следовательно, она более высокая по сравнению со скоростью передачи данных одноканальным прототипом. The principle of operation of the proposed device (see Fig. 4 - Fig. 7) is close to that considered, but a larger number of code combinations are transmitted via communication line 35 (in the example considered below, all possible combinations are used). The combination of these combinations carries a higher information load. This makes it possible, with the same number of communication line wires as in the prototype device, to build an additional (second) communication channel that works in parallel with the main (first) channel without affecting its characteristics. The data transfer rate of the proposed device is the sum of the data transfer speeds on both channels and, therefore, it is higher compared to the data transfer rate of a single-channel prototype.

Предлагаемое устройство 30 (фиг. 4) подключено к четырем оконечным устройствам DTE1 (31) - DTE4 (34), например к четырем компьютерам. В процессе работы системы данные передаются из устройства 31 в устройство 33 по основному (первому) каналу. Одновременно с этим по дополнительному (второму) каналу данные передаются из устройства 32 в устройство 34. (Для передачи данных в обратном направлении необходимо второе устройство 30, включенное встречно.)
Сигнал ТхС1 обеспечивает синхронную передачу данных TхD1 первого канала из устройства 31 в блок 36. Сигнал ТхС2 обеспечивает синхронную передачу данных TxD2 второго канала из устройства 32 в блок 36. Положительные фронты сигнала ТхС1 задают границы битовых интервалов для каждого входного сигнала из группы 43. Положительные фронты сигнала ТхС2 задают границы битовых интервалов сигнала TxD2. Отрицательные фронты сигналов ТхС1 и ТхС2 гарантируют истинность соответствующих данных TхD1 и TхD2. Аналогичные функции выполняют синхросигналы RхC1 и RхC2 сопровождения данных RхD1 и RхD2. Как будет показано, поток данных по первому каналу связи имеет постоянную скорость, в отличие от потока данных по второму каналу. Скорость передачи битов по второму каналу зависит от кодов в первом канале и при случайном равномерном распределении последних составляет 62,5% скорости передачи четырехразрядных слов данных по первому каналу.The proposed device 30 (Fig. 4) is connected to four terminal devices DTE1 (31) - DTE4 (34), for example, to four computers. During the operation of the system, data is transferred from device 31 to device 33 through the main (first) channel. At the same time, through an additional (second) channel, data is transferred from device 32 to device 34. (To transfer data in the opposite direction, a second device 30 is turned on, turned on.)
The signal TxC1 provides synchronous transmission of data TxD1 of the first channel from the device 31 to block 36. The signal TxC2 provides synchronous transmission of data TxD2 of the second channel from the device 32 to block 36. The positive edges of the signal TxC1 define the boundaries of bit intervals for each input signal from group 43. The positive edges signal TxC2 set the boundaries of the bit intervals of the signal TxD2. The negative edges of the signals TxC1 and TxC2 guarantee the truth of the corresponding data TxD1 and TxD2. Similar functions are performed by the RxC1 and RxC2 clock signals of the RxD1 and RxD2 data tracking. As will be shown, the data stream on the first communication channel has a constant speed, in contrast to the data stream on the second channel. The bit rate on the second channel depends on the codes in the first channel and with a random uniform distribution of the latter is 62.5% of the transmission speed of four-bit data words on the first channel.

Все процессы, протекающие при передаче данных предлагаемым устройством, синхронизируются от генератора 49 (см. фиг 5). По положительному фронту сигнала ТхС1 на входы 43 устройства поступает очередной четырехразрядный двоичный код Х0 Y0 Z0 V0 данных TхD1 (Х0 - старший разряд). В примере, приведенном на временных диаграммах 70 и 71 (см. фиг. 7), от источника данных под управлением сигнала ТхС1 поступает такая последовательность кодов TхD1: 0101₂= 5, 0011₂= 3, 1100₂=12,...,0001₂=1. При этом коды, помеченные символами "x", препятствуют распространению данных по дополнительному каналу в соответствующих битовых интервалах.All processes that occur during data transfer by the proposed device are synchronized from the generator 49 (see Fig. 5). On the positive edge of the TxC1 signal, the next four-digit binary code X0 Y0 Z0 V0 of the TxD1 data (X0 is the highest bit) is received at the inputs 43 of the device. In the example shown in the timing diagrams 70 and 71 (see Fig. 7), from the data source under the control of the TxC1 signal, such a sequence of TxD1 codes is received: 0101 ₂ = 5, 0011 ₂ = 3, 1100 ₂ = 12, ..., 0001 ₂ = 1. In this case, the codes marked with the symbols "x", prevent the spread of data on the additional channel in the corresponding bit intervals.

Регистр 57 принимает данные по положительному фронту сигнала ТхС1, поэтому в этом регистре фиксируется "старый" код TхD1, прежде чем на его входы поступит "новый" код. (По аналогичной схеме построены обычные сдвиговые регистры с общей цепью синхронизации. ) В результате данные Р на выходах регистра 57 формируются с задержкой на один такт по сравнению с данными TхD1 на его входах (см. диаграмму 76, повторяющую диаграмму 71 со сдвигом вправо на один период сигнала ТхС1). Register 57 receives data on the positive edge of the TxC1 signal, so the "old" TxD1 code is fixed in this register before the "new" code arrives at its inputs. (Conventional shift registers with a common synchronization circuit are constructed in a similar way.) As a result, the P data at the outputs of the register 57 are generated with a delay of one clock cycle compared to the TxD1 data at its inputs (see diagram 76, repeating diagram 71 with a right shift of one signal period TxC1).

Данные TхD1 анализируются дешифратором 58. Если данные принадлежат диапазону 0, 1, 2,..., 9, то на выходе 62 дешифратора формируется сигнал А=1. Если данные принадлежат диапазону 10, 11, 12,..., 15, то на выходе 62 дешифратора формируется сигнал А=0 (см. временную диаграмму 72). Как показано на фиг. 6, дешифратор может быть выполнен на двух логических элементах 68 и 69. Сигнал А с выхода дешифратора 58 принимается в триггер 60 по отрицательному фронту сигнала ТхС1 (см. временную диаграмму 73). Сигнал В=0 с выхода триггера 60 закрывает элемент И 61 и препятствует формированию сигнала ТхС2 в тех ситуациях, когда необходимо приостановить передачу данных по второму каналу (см. временную диаграмму 74). Поэтому данные TхD2 запрашиваются и поступают с переменным темпом по мере возможности их передачи по второму каналу (см. временную диаграмму 75). The TxD1 data is analyzed by the decoder 58. If the data belongs to the range 0, 1, 2, ..., 9, then the signal A = 1 is generated at the output of the decoder 62. If the data belong to the range 10, 11, 12, ..., 15, then the signal A = 0 is generated at the output of the decoder 62 (see timing diagram 72). As shown in FIG. 6, the decoder can be implemented on two logic elements 68 and 69. The signal A from the output of the decoder 58 is received in the trigger 60 on the negative edge of the signal TxC1 (see timing diagram 73). The signal B = 0 from the output of the trigger 60 closes the And 61 element and prevents the formation of the signal TxC2 in those situations where it is necessary to suspend the transmission of data on the second channel (see timing diagram 74). Therefore, TxD2 data is requested and received at a variable rate as they can be transmitted on the second channel (see timing diagram 75).

Сигналы Р, С1 и J1 (TхD2) поступают на входы шифратора 50. Шифратор 50, усилители 51, 52 и дешифратор 53 выполняют преобразование кодов в соответствии с табл. 2. The signals P, C1 and J1 (TxD2) are fed to the inputs of the encoder 50. The encoder 50, amplifiers 51, 52 and the decoder 53 perform the code conversion in accordance with the table. 2.

В предлагаемом устройстве, так же как и в прототипе, применено трехуровневое кодирование сигналов в линии связи 35. Напряжение U1 (U2, U3) между проводами витой пары 38 может быть отрицательным, нулевым или положительным (сокращенно: -, 0, +). Это напряжение формируется усилителем 51 в зависимости от сочетания битов E1 F1 (G1 H1, K1 L1) на его входах следующим образом. При Е1=F1=0 (G1=H1=0, K1=L1=0) напряжение Ul (U2, U3) нулевое, при Е1= 0, F1=1 (G1=0, H1=1; K1=0, L1=1) - отрицательное, при E1=1, F1=0 (G=1, H1=0; K1=1, L1=0) - положительное. Код E1 F1 G1 H1 K1 L1 формируется шифратором 50 из входного кода X1 Y1 Z1 V1 С1 J1 (данные Р, синхросигнал, данные TxD2), как показано в левой части табл. 2. In the proposed device, as well as in the prototype, three-level coding of signals in the communication line 35 is applied. The voltage U1 (U2, U3) between the wires of the twisted pair 38 can be negative, zero or positive (abbreviated: -, 0, +). This voltage is generated by the amplifier 51 depending on the combination of bits E1 F1 (G1 H1, K1 L1) at its inputs as follows. With E1 = F1 = 0 (G1 = H1 = 0, K1 = L1 = 0), the voltage Ul (U2, U3) is zero, with E1 = 0, F1 = 1 (G1 = 0, H1 = 1; K1 = 0, L1 = 1) is negative, with E1 = 1, F1 = 0 (G = 1, H1 = 0; K1 = 1, L1 = 0) is positive. The code E1 F1 G1 H1 K1 L1 is generated by the encoder 50 from the input code X1 Y1 Z1 V1 C1 J1 (data P, clock, data TxD2), as shown in the left part of the table. 2.

Входные усилители 52 и дешифратор 53 осуществляют обратное преобразование сигналов, представленных напряжениями U1, U2 и U3 в витых парах проводов линии связи. В графе S табл. 2 перечислены 3³ = 27 возможных состояний трехуровневых сигналов U1-U3 в линии связи. Первое состояние (S=1) соответствует нулевым напряжениям в линии: (U1 U2 U3)=(0 0 0). Это состояние выбрано для отображения единичного значения синхросигнала С1. Символы "х" в левой части первой строки таблицы означают, что при С1=1 входной код X1 Y1 Z1 V1 J1 не воспринимается шифратором. Эти же символы в правой части первой строки таблицы показывают, что при выдаче восстановленного синхросигнала С2=1 выходные данные Х2 Y2 Z2 V2 J2 также не определены. При этом сигнал М принимает значение лог. "1".Input amplifiers 52 and a decoder 53 reverse the signals represented by voltages U1, U2 and U3 in twisted pairs of wires of the communication line. In column S of the table. 2 lists 3 ³ = 27 possible states of three-level signals U1-U3 in the communication line. The first state (S = 1) corresponds to zero line voltages: (U1 U2 U3) = (0 0 0). This state is selected to display a single value of the clock signal C1. The symbols "x" on the left side of the first row of the table mean that with C1 = 1 the input code X1 Y1 Z1 V1 J1 is not perceived by the encoder. The same symbols on the right side of the first row of the table show that when issuing the restored clock signal C2 = 1, the output data X2 Y2 Z2 V2 J2 is also not defined. In this case, the signal M takes the value log. "1".

Состояния 2, 3,.... 27, соответствующие условию С1=0, используются для отображения данных первого и, в дополнение к этому, по возможности, второго каналов. Как следует из табл. 2, коды Р, принадлежащие диапазону 0-9, представлены двумя равноценными копиями. Первая копия размещена в строках с номерами 2-11 и сопровождается нулевым значением сигнала J1. Вторая копия размещена в строках с номерами 18-27 и сопровождается единичным значением сигнала J1. Передача первой или второй копии кода по первому каналу сопровождается передачей одного бита данных (TхD2=J1) по второму каналу. Коды Р, принадлежащие диапазону 10-15, представлены в единственном экземпляре и размещены в строках 12-17. При передаче этих кодов состояние сигнала J1 не учитывается (что отражено символами "х" в столбце "J1" таблицы). Это означает, что параллельная передача данных по второму каналу невозможна. States 2, 3, .... 27, corresponding to the condition C1 = 0, are used to display the data of the first and, in addition to this, if possible, the second channel. As follows from the table. 2, codes P belonging to the range 0-9 are represented by two equivalent copies. The first copy is placed in lines with numbers 2-11 and is accompanied by a zero signal value J1. The second copy is placed in lines with numbers 18-27 and is accompanied by a single signal value J1. The transmission of the first or second copy of the code on the first channel is accompanied by the transmission of one data bit (TxD2 = J1) on the second channel. Codes P belonging to the range 10-15 are presented in a single copy and are placed in lines 12-17. When transmitting these codes, the state of the signal J1 is not taken into account (which is reflected by the symbols "x" in the column "J1" of the table). This means that parallel data transmission on the second channel is not possible.

Как показано на временной диаграмме 77 сигналов W линии, в первых половинах тактов состояние линии S=1, так как С1=1 (см. табл. 2). Во второй половине первого такта С1=0, Р=2, J=0. Этому сочетанию сигналов соответствует четвертая строка таблицы. Из нее следует, что состояние линии S = 4. Аналогично, во второй половине второго такта С1=0, Р=5, J=1, в результате в линии формируется состояние S=23 (+ - -) и т. д. As shown in the time diagram of 77 W-line signals, in the first halves of the clock cycle the state of the line is S = 1, since C1 = 1 (see Table 2). In the second half of the first measure, C1 = 0, P = 2, J = 0. This combination of signals corresponds to the fourth row of the table. It follows from this that the state of the line is S = 4. Similarly, in the second half of the second measure C1 = 0, P = 5, J = 1, as a result, the state S = 23 (+ - -) is formed in the line, etc.

Дешифратор 53 восстанавливает синхросигнал С2 (совпадающий с синхросигналом С1 с точностью до задержки передачи) и формирует сигналы Q, J2 и М (см. временные диаграммы 78-81). Сигналы Q и J2 содержат области неопределенности, выделенные на диаграммах затененными участками. The decoder 53 restores the clock signal C2 (coinciding with the clock signal C1 up to a transmission delay) and generates signals Q, J2 and M (see timing diagrams 78-81). Signals Q and J2 contain areas of uncertainty highlighted in shaded areas in the diagrams.

Для устранения неопределенности сигналов Q применен параллельный регистр 54. Данные принимаются в него по положительному фронту сигнала С3 (см. диаграмму 82), который формируется из сигнала С2 после его задержки на четверть периода и последующего инвертирования. В результате сигналы RхD1 (диаграмма 83) и RхC1 с некоторой задержкой повторяют сигналы TхD1 и ТхС1. To eliminate the uncertainty of Q signals, a parallel register 54 is used. Data is received into it at the positive edge of signal C3 (see diagram 82), which is formed from signal C2 after its delay by a quarter of the period and subsequent inversion. As a result, the signals RxD1 (diagram 83) and RxC1 with some delay repeat the signals TxD1 and TxC1.

Сигнал С3 задерживается элементом 66 для исключения "гонок". При наличии единичного сигнала MX (диаграмма 85) элемент И 67 формирует периодический сигнал RхC2 (диаграмма 86). При MX=0 из сигнала RхC2 исключаются положительные импульсы, соответствующие областям неопределенности сигнала J3 (диаграмма 84). Таким образом регулируется поток данных по дополнительному каналу. Signal C3 is delayed by element 66 to exclude "racing." In the presence of a single MX signal (diagram 85), the And 67 element generates a periodic signal RxC2 (diagram 86). At MX = 0, positive pulses corresponding to the uncertainty regions of signal J3 are excluded from the RxC2 signal (diagram 84). Thus, the flow of data through an additional channel is regulated.

При равномерном случайном распределении кодов TхD1 вероятность их попадания в диапазон 0-9 равна 10/16=0,625. Каждое попадание в этот диапазон сопровождается передачей одного бита данных по дополнительному каналу. Поэтому скорость передачи битов по дополнительному каналу составляет 62,5 % скорости передачи четырехразрядных кодов TхD1 по основному каналу. Протокол передачи данных может предусматривать передачу нулевых кодов TхD1 в незанятом состоянии первого канала. Тогда дополнительный канал используется в каждом такте синхросигнала, т. е. в нем полностью исключаются приостановки передачи данных. With a uniform random distribution of TxD1 codes, the probability of their falling into the range 0-9 is 10/16 = 0.625. Each hit in this range is accompanied by the transmission of one bit of data on an additional channel. Therefore, the bit rate on the secondary channel is 62.5% of the transmission rate of four-bit TxD1 codes on the main channel. The data transfer protocol may provide for the transfer of TxD1 null codes in the unoccupied state of the first channel. Then an additional channel is used in each clock cycle, i.e., it completely eliminates data transmission suspensions.

Для исключения неблагоприятных ситуаций, при которых в течение длительных промежутков времени коды попадают в диапазон 10-15, можно применить скремблирование одного или двух старших разрядов данных TхD1 перед их подачей на входы 43. To eliminate adverse situations in which for long periods of time the codes fall in the range of 10-15, you can apply scrambling of one or two high-order bits of TxD1 data before applying them to inputs 43.

Предлагаемое устройство позволяет повысить скорость передачи данных за счет использования дополнительного канала (параллельно с основным) без увеличения числа витых пар проводов линии. The proposed device allows to increase the data transfer rate by using an additional channel (in parallel with the main channel) without increasing the number of twisted pairs of wire lines.

Источники информации
1. Патент США 5160929, Fig 1.Sources of information
1. U.S. Patent 5160929, Fig 1.

2. Патент США 5160929, Fig 2 (прототип). 2. US patent 5160929, Fig 2 (prototype).

Claims

A device for encoding / decoding data, comprising a data transmission unit and a data receiving unit connected to opposite sides of the communication line, the data transmission unit contains a clock generator, an encoder, a group of output amplifiers, the output of the clock generator is connected to the encoder input and is the first synchronization output of the device’s first channel , the group of inputs of the data transmission unit is a group of data inputs of the first channel of the device, the group of outputs of the encoder is connected to the inputs of the group of output amplifiers the outputs of which are connected to twisted pairs of wires of the communication line, the data receiving unit contains a group of input amplifiers, a decoder, a register, the first delay element and an inverter, the inputs of the group of input amplifiers are connected to twisted pairs of wires of a communication line, and their outputs are connected to the inputs of the decoder, the outputs of which are connected to the inputs of the register data and, through the first delay element, to the inverter input, the output of which is connected to the register synchronization input and is the second synchronization output of the first channel of the device, a group of outputs register is a group of data outputs of the first channel of the device, characterized in that the data transmission unit further comprises a register, decoder, inverter, trigger and element And, the group of data inputs of the first channel of the device is connected to the inputs of the decoder and to the inputs of the register data, the outputs of which are connected to the inputs encoder, and the synchronization input - with the output of the clock generator, with the first input of the And element and with the inverter input, the output of which is connected to the trigger synchronization input, the output of which is connected to the second input the house of the And element, the output of which is the first synchronization output of the second channel of the device, the data input of the second channel of the device is connected to the input of the encoder, the decoder output is connected to the data input of the trigger, the data receiving unit further comprises a second delay element and the And element, the input of the second delay element is connected to the inverter output, and its output - with the first input of the And element, the second input of which is connected to the output of the register, the output of the And element is the second synchronization output of the second data channel of the device, the output second data channel device connected to the output register.