JPS62224826A

JPS62224826A - デジタル装置

Info

Publication number: JPS62224826A
Application number: JP62058682A
Authority: JP
Inventors: ウィリアム　ティー　フラー
Original assignee: Tandem Computers Inc
Current assignee: Tandem Computers Inc
Priority date: 1986-03-13
Filing date: 1987-03-13
Publication date: 1987-10-02
Anticipated expiration: 2009-10-05
Also published as: EP0237311A2; EP0237311A3; AU6979087A; EP0237311B1; JPH0746314B2; JPH0679270B2; AU592854B2; DE3751353D1; DE3751353T2; US4837681A; JPH06301528A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は一部にデジタル計算システムに関し、特に中央
処理装置（ＣＰＵ）の附属装置として作動し、ＣＰＵが
さもなくば実行せねばならない多（の機能を軽減させる
専用マイクロプログラムデジタルサブシステムに係わる
。本派ｒｓｕめいは、各種の制御信号を与え、且つ各種
のデジタル条件の有無を試験するために、命令のシーケ
ンスに応じて機能する。

本発明がかかわる形式の計算器システムは多くの場合、
そのシステムのＣＰＵがデータ転送のために連絡しなけ
ればならない様々な周辺装置を含む。典型的には、ＣＰ
Ｕが例えばディスクドライブ装置のような周辺装置から
のデータ転送を依願するとき、ＣＰＵはデータ転送依頼
を開始摺る。

その依頼が受は付けられるまでには一定の時間を要する
もので、その間に周辺装置がデータ転送の準備を行い、
準備が出来れば、転送が可能である若しくは起きようと
している旨をｃＰＵに通知する。典型的なＣＰＵと通常
の周辺装置（例えばキーボード、ディスク、テープドラ
イブ）との間には操作速度の隔たりがあるので、データ
転送の全期間にわたってＣＰＵを周辺装置に接続するこ
とはＣＰＵ時間を非効率的に用いることとなる。

敷部の周辺装置にデータ転送の依願が行われ、二部以上
の周辺装置がほぼ同時にそれらの依穀に応答する場合、
ＣＰＵは、どの周辺装置が最初でどれがその後かを決定
するのに時間を必要とし、そしてすべての依願を取り扱
うためにオンライン状態でいなければならず、従ってＣ
ＰＵの通常の計算作業が妨げられることになる。

計算システムの効率を上げるために、ＣＰＵにはこれら
の附属的操作の幾つかを扱うために特別に設計された状
態の機械や同様な措置が設けられており、ＣＰＵ主要プ
ログラムの実行を継続することができる。従って、例え
ば、ＣＰＵ人・出データ転送依軌をする場合、ｃｐｕは
データ転送を行う場合ＣＰＵが必要とされるときのみに
ＣＰＵに通知する専用ザブシステムに、その転送のセッ
トアンプの責任を転嫁することができる。この専用サブ
システムは、データ転送以前の条件の発生の有無を試験
するのに必要な知能しか備えていない。実際に複数の事
象が平行して行われるので、この型の構成の利点は速度
にある。

しばしば、サブシステムは条件の存在を試験し、その条
件の有無に応じて命令シーケンスから分岐しなければな
らないことがある。分岐は、最終的に目的命令に達する
のに必要なサイクル数の点で操作を不利にする。現在の
技術は、時には大幅に追加の回路部品を犠牲にして分岐
予想能力を含めることによって、分岐の不利益を低減し
ようとしてきた。他の方法は２個の命令を取り出すこと
と、同時にある試験条件に基づきどちらかを選ぶことを
含む。やはり、この後者の技術も部品点数を犠牲にして
速度を増大させるものである。

（発明の概要）本発明は、例えば、中央処理装置（ＣＰ　Ｕ）と、その
ＣＰＵによって制御される計算器システムに接続される
計算器システムに接続される周辺装置との間におけるデ
ータ転送の準備に関連するＣＰＵの多くの時間浪費の仕
事を軽減するために作動するマイクロプログラム・サブ
システムに組み込まれる。サブシステムに組み込まれた
本発明自体は２つの側面を有している。即ち、第一の側
面は、一つの命令の流れから別の流れ（通常、条件の有
無に基づく）に分岐を生じさせる命令又はマイクロ命令
によってしばしば経験される。本発明の第二の側面は部
分的には第一の側面から生じるものであり、ある条件の
出現を待つために所定期間「ループする」　（すなわち
、休止して待つ）種類の命令又はマイクロ命令に関する
。この側面では、アドレス発生器（記憶装置にアドレス
を与える）がタイマーとして用いられ、サブシステムの
部品点数を減少させることができる。

本発明の第１の側面によれば、サブシステムの操作を指
示するマイクロ命令は記憶装置の中に収められ、１次マ
イクロ命令及び分岐又は目的マイクロ命令から成るマイ
クロ命令でそこから順次アクセスされる。１次及び目的
マイクロ命令はそれぞれデコードルジスタと保持レジス
タに記憶される。分岐を実行する必要がない限り、１次
マイクロ命令のみが複号され実行される。もし１次マイ
クロ命令が、例えば「分岐上の条件が真実１、及び１条
件試験が真実１等のような分岐命令であれば、目的マイ
クロ命令が、デコード・レジスタに転送され、同時に、
１次マイクロ命令の１部がアドレスルジスタ転送され、
目的マイクロ命令を追従するためにマイクロ命令のアド
レスを形成する。その目的マイクロ命令は他方、分岐マ
イクロ命令シーケンスの残りから順次追従される。従っ
て、目的マイクロ命令は、事実、試験条件がそのように
指示していれば分岐が行われるマイクロ命令シーケンス
の最初のマイクロ命令である。他方、もし１条件試験が
誤り１であれば、分岐は行われず、通常の命令順序づけ
が続く。

分岐マイクロ命令の幾つかは、ある条件の存在を試験す
る「ループ１型のマイクロ命令であり、もし存在してい
れば、上述の方法で分岐を行う。

しかし、もし条件が存在していなければ、そのループ・
マイクロ命令は一定期間条件の出現を待つことによって
機能する。もし条件がその期間中に現れれば、本発明の
第１の側面に基づいて分岐が実行される。もし条件が現
れなければ、その装置は停止し、試験済み条件が現れな
かったことを表示する。分岐がなされるためにその条件
が現れなければならない期間を設定するためにタイマー
機能を果たすのが、本発明の第２側面である。

本発明の第２の側面によれば、サブシステムの記憶装置
からマイクロ命令対に順次アクセルするためにアドレス
信号を与えるその操作の他に、アドレス発生器はタイマ
ーとしても作動するように構成されている。ループ型の
マイクロ命令が生じたとき、そのアドレス発生器はその
タイマー・モードに切り換えられ、以前ループ・マイク
ロ命令のアドレスであった計数からタイムアウト計数へ
増分し始める。もし、求めていた条件がタイムアウト計
数に達する前に現れると、上述の方法で分岐が行われ、
もし現れないと、サブシステムはラッチを設定し、タイ
ムアウトを表示し、そして操作を終了する。

この第２の側面の追加的特徴は、アドレス・レジスタが
ＣＰＵにアクセス可能にされることである。

従って、アドレス・レジスタはＣＰＵによりスタート計
数でプリセットでき、サブシステムは可変タイマーとし
てＣＰＵにより操作できる。

幾つかの利点が本発明により達成される。第１の側面に
関しては、分岐マイクロ命令を実行する上で、通常の場
合のようにサイクルのロスがない。各分岐マイクロ命令
に分岐（すなわちもくてき）マイクロ命令を設けること
により（メモリから対の命令にアクセルスすることによ
り）、分岐をしつこうするにはメモ１月アクセスは必要
とされない。むしろ、分岐マイクロ命令が即時に利用で
きることから、アクセル・メモリは不必要となる。分岐
のマイクロ命令シーケンスにおける次のマイクロ命令は
、分岐マイクロ命令の内容の一部を用いてアクセルでき
る。分岐の実行は非分岐実行と同じ程速い。

本発明の第２の側面に関しては、アドレスレジスタをタ
イマーとして用いることにより補足的なタイマー回路が
不用である。

上記及び他の利点は、添付図面と共に本発明の下記の詳
細な説明を読めば当業者にとって明らかであろう。

（実施例）本発明は、第１図に概略示され且つ参照番号１０で示さ
れる型の計算又はデータ処理システムの一部を構成する
外部周辺装置と中央処理装置（ＣＰＵ）との間でデータ
を通信する際に助けとなるように設計されたサブシステ
ムに組み込まれる。

同図に示すように、データ処理装置（１０）は、入・出
力（Ｉｌｏ）バス（１６）によって２台以上の装置制御
装置（１４）に接続された処理装置（１２）を含んでい
る。

Ｉ１０バス（１６）は関連の装置制御装置（ＤＣＸ１４
）を介して例えばディスク記憶装置（１８）又はテープ
装置（１９）の如き数台の周辺装置と処理装置（１２）
間のデータ通信を可能にする。Ｉ１０バス（１６）は、
データが転送されるデータ・バスと、順序よく所定のプ
ロトコルに基づいてデータ通信の準備、実行、終了を行
うべく各種の初期手順信号を通信する追加的なバス構造
（信号回線）とを含む。

処理装置（１２）自体は、中央処理装置（ＣＰＵＸ２１
’）、記憶装置（２２）、並びに再接続ポール・シーケ
ンサ（ＲＰＳＸ２４）の形態をとったサブシステムを概
ね含んでいる。アドレス及びデータ・バス構造（２６）
はＣＰＵ（２０）と記憶装置（２２）間を接続し、中央
バス（２７）はＣＰＵ（２０）とＲＰＳ（２４）間を接
続している。Ｉ１０バス（１６）はＣＰＵ（２０）に接
続されており、Ｉ１０バス（１６）の一部（１６ａ）は
ＲＰＳ（２４）に接続されている。

概して、データ処理システム（１０）は処理装置（１２
）と周辺装置（１８又は１９）間のデータ転送のため（
ご下記の方法で機能する３、すなわち、転送に開存する
周辺装置が関連する装置制御装置（１４）に転送依頼が
出たときに、データ転送がＣＰＵ（２０）によって開始
される。このデータ依頼には、転送方向と転送先へ又は
転送元から送られるデータのロケーションとを識別する
情報を含むことになろう。

その後、装置制御装置（１４）はその依頼を受けて、相
手側の対象周辺装置（１８）（又は１９）に信号を送る
ことによって作動し、その装置と通信を開始する。装置
制御装置（１４）は最終的に、それとその関連する周辺
装置（１８）がデータ転送の用意ができていることを示
すべく再接続割り込み（ＲＣＩ）信号を用いてその１人
頼に応答する。

第一図には具体的には示されていないが、２台以上の装
置制御装置がＩ１０バス（１６）に接続されていること
がしばしばある。また、短期間の間にＣＰＵ（２０）か
らデータ転送の依頼が多数なされることがある。（７ｊ
って、データ転送の準備ができていることを示すＲＣＩ
信号を、Ｉ１０バス（１６）に接続されている数台の装
置制御装置（１４）に送ることが可能となる。この場合
、処理装置（１２）はどの装置制御装置がそのＲＣＩ信
号を出したかわからないことがあり、それらのどれがデ
ータ転送の用意ができた周辺装置を持っているかを決定
するために装置制御装置（１４）に対してポーリングを
行わなければならない。そして、それが２台以上であれ
ば、ＣＰＵ（２０）と最初に通信が行われる周辺装置は
どれか、又２番目以降はどれかを優先順位表に従って決
定しなければならない。この決定を行い且つ実際のデー
タ通信の順備をするための時間の量は、ＣＰＵ（２０）
の動作時間としては十分にありえる。

従って、ＲＰＳ（２４）の機能は、ＣＰＵ（２０）から
データ通信ＩＲ頼がなされた後で、Ｉ１０バス（１６）
を介して発生する様々な初期手順信号に基づき作動する
ことであり、それによってＣＰＵがデータ転送を取り扱
うように又はそれに他の点で関与するように依頼を受け
たときにＣＰＵが他の仕事ができるようにする。従って
、上述の例では、ＲＰＳ（２４）の機能は、１個以上の
ＲＣＩ信号に応答して、（ア）どの周辺装置（１８，１
９）がサービスをいらいしているか、（伺データ転送の
方向、及び（ハ）データ転送が実際に行われる直前に（
但し、ＣＰＵ（２０）が作用するに十分な時間で）ＣＰ
Ｕ（２０）に通知すること、を決定する。

第２図について説明すると、ＲＰＳ（２４）は本発明の
教示を具現して、より詳細に示されている。図に示すよ
うに、ＲＰＳ（２４）は、対の８ビツト・マイクロ命令
、８ビツト１次マイクロ命令、及び８ビツト目的マイク
ロ命令をパリティ−・ビットと共に記憶し、且つアドレ
ス・レジスタ（３２）から発生したアドレス信号に応じ
てこれら対のマイクロ命令を順次送り出すマイクロ記憶
装置（３０）を含む。対のマイクロ命令（パリティ−付
き）はパリティ−・チェックｌパリティ−発生ＰＣ／Ｐ
Ｇ回路（３４）を通過し、そこではマイクロプロセッサ
の対に関するパリティ−が最初に調べられ、次いで各個
別の８ビツトマイクロ命令に対して発生されたパリティ
−が調べられる。ＰＣ／ＰＧ回路（３４）からは、１次
マイクロ命令（パリティ−のその１ビット付き）がマル
チプレックス回路（３６）を通過し、目的マイクロ命令
が９ビツト保持レジスタ（４０）に置かれる。この保持
レジスタ（４０）の出力はマルチプレックス回路（３６
）の２つの入力の一方に再び接続される。

デコード・レジスタ（３８）に収められた８ビツト１次
マイクロ命令はシーケンサ制御ロジック（４４）に加え
られ、他方、出力されたデコード・レジスタ（３８）の
５ビツトはゼロ・フィルｌパリティ−発生（ＺＦ／ＰＧ
）回路（４６）に連絡される。このＺＦ／ＰＧ回路（４
６）は、入力された５ビツトにゼロの追加３ビツトを（
＆も重要なビット位置に）付加し、更にパリティ−ビッ
トを加えて、マルチプレックス回路（４８）に接続され
る９ビツトのワードを形成する。後で詳述するように、
マイクロ命令シーケンズで分岐を実行する際にアドレス
・レジスタ（３２）をあらかじめ設定するために、ＺＦ
／ＰＧ回路（４６）の出力がシーケンサ制御ロジック（
４４）からの制御信号の下選択される。

アドレス・レジスタ（３２）の内容は増分及びパリティ
−予想（ＩＮＣ／ＰＰ）回路（５０）に加えられ、この
回路（５０）は、それが通過するたびに、増分される入
力アドレスを最初に検討して、増分後のアドレスに対す
るパリティ−を予想し、アドレスを増分し、予想したパ
リティ−をそれに追加する。次にパリティ−を付与した
増分済みアドレスは、記憶装置（３０）における次の順
次マイクロ命令対にアドレスを送って指令するために、
マルチプレックス回路（４０）を介してアドレス・レジ
スタ（３２）に戻されロードされる。増分されたアドレ
スからパリティ−を発生させるのではなく、増分される
アドレスからパリティ−を予想することにより、ＩＮＣ
／ＰＰ（５０）の増分のチェックが維持される。

記憶装置（３０）は３２対の指令を収容するように構成
される。従って、アドレスルジスタ（３２）の内容の５
ビツトのみが、記憶装置（３０）に加えられるアドレス
信号を形成するために用いられる。もしより大きな記憶
装置（３０）を用いれば、アドレス・レジスタ（３２）
のビットのうち追加分を使用することができることは明
らかである。

ＩＮＣ／ＰＰ回路（５０）に加えられるアドレスは、パ
リティ−検査回路（５２）にも同時に加えられる。もし
パリティ−が正しくないとわかれば。このパリティー検
査回路（５２）はＯＲアゲ−（５４）を介してシーケン
サ制御ロジック（４４）に接続された出力をエラー信号
として発生させる。同様に、正しくないパリティ−を示
すエラー・シグナルをＰＣ／ＰＧ回路（３４）によって
発生させ、ＯＲアゲ−（５４）に連絡することもできる
。パリティ−・エラーが発見されれば、シーケンサ−制
御ロジック（４４）が動作を終了して、ＣＰＵに送られ
るパリティ−検査エラー信号を発生する。

増分したアドレスとパリティ−を発生させるのに加えて
、ＩＮＣ／ＰＰ回路（５０）は、記憶装置（３０）がマ
イクロ命令対のその補数（３２）を回帰したことを意味
する完了（ＣＭＰＬＴ）信号も発生する。増分中にアド
レス・ワードの５つの下位ビット位置の実行が行われた
時に、ＣＭＰＬＴ信号は発生する。ＣＭＰＬＴはシーケ
ンサ制御ロジックに送られ、再接続シーケンスを実施す
るために再び要求されるまでＲＰＳ（２４）を停止させ
る。

アドレス・レジスタ（３２）がタイマー・モードで動作
しているとき、ＣＭＰＬＴ信号の他に第２の信号がＩＮ
Ｃ／ＰＰｕ路（５０）によって作られる。すなわち、ア
ドレスの増分が最も重要なピット位置の実行を発生させ
たときに実行（Ｃｏ）信号が発生する。タイマー・モー
ドで動作中にＲＰＳ（２４）がタイムアウト状態に達し
たことをバス２６（第１図）を介してＣＰＵ（２０）に
不信するタイムアウト信号を発生させるべくラッチ（６
０）を設定するためにＣｏ信号は用いられる。更に、タ
イムアウト信号は、ＲＰＳ（２４）の動作を凍結させる
ためにシーケンサ制御ロジック（４４）に与えられる。

第３図は、記憶装置（３０）に記憶されたマイクロ命令
対の基本的構造を示す。図かられかるように、８０で示
されたマイクロ命令対は１次マイクロ命令（８２）と目
的マイクロ命令（８４）の２つのマイクロ命令から成る
。マイクロ命令対（８０）のピット位置Ｆ（１６桁目）
はマイクロ命令対（８０）を覆うパリティ−・ビット（
Ｐ）である。「分岐１又は「ループ１マイクロ命令はマ
イクロ命令位置（８０）のピット位置Φ−８に納められ
ており、ビット位置９−Ｅにおける目的マイクロ命令を
伴っている。他の全てのマイクロ命令はピット位置φ−
７に納められており、残りのビット位置８−Ｅにおいて
ゼロを伴っている。

分岐又はループ・マイクロ命令は、φのピット位置にお
ける１によってマイクロプログラム・シーケンスの変更
を行わないマイクロ命令と区別されている。行われる分
岐の型はビット位置１−３に記憶された情報によって識
別される。

ＲＰＳ（２４）は、ＣＰＵ（２０）によってそのアイド
ル状態から呼ばれると、３つの基本モードで動作する。

すなわち、第１のモードにおいて、ＲＰＳ（２４）はタ
イマのみとして動作する。アドレス・レジスタはバス“
接続（２６Ｘ第１図）を介してＣＰＵ（２０）及びＭＰ
Ｘ装置（４８にこの装置はＣＰＵ（２０）からのＣＰＵ
、０ＶＲＤ信号に応じてシーケンサ制御ロジック（４４
）によって切れ換えられ、そしてＣＰＵ（２０）もこの
操作モードを開始する）にアクセス可能である。従って
、タイマー操作はＣＰＵ（２０）によって指定されたプ
リセットから開始することができ、そしてＣ信号がＩＮ
Ｃ／ＰＰ回路（５０）によって発生されるまで又はタイ
ムアウト状態が現れるまで継続する。もしタイムアウト
状態が現れなければ、Ｃｏ信号はラッチ（６０）を設定
して、タイムアラＩ・信号を出させＲＰＳ（２４）の操
作を凍結させる。

ＲＰＳ（２４）のこの第１の操作モード、ＣＰＵ（２０
）が所定の時間内におけるある条件の存在又は出現を試
験することを希望するときにＣＰＵ（２０）によって用
いられる。本質において、ＣＰＵ（２４）はＲＰＳ（２
４）を開始させ、アドレス・レジスタ（３２）における
計数を設定し、そしてループ状態に入り、ある条件を継
続的に試験する。Ｃ０信号がＩＮＣ／ＰＰ（５０）によ
って発生する前に捜している条件が現れると、ＣＰＵ（
２０）はそのループを断ち、ＲＰＳ（２４）をリセット
しく例えばアイドル状態に）、処理を続行する。もし捜
している条件が現れなければ、タイムアウト信号がＣＰ
Ｕのループを断つ。

第２のモードは、これもまたＣＰＵ（２０）によりスタ
ート信号を介して開始される通常プログラム操作である
。このモード中は、アドレス・レジスタ（３２）／イン
クリメンタ（５０）の組み合わせにより発生するアドレ
ス・シーケンスに応じてマイクロ命令対が順次記憶装置
（３０）からアクセスされる。マイクロ命令シーケンス
の破１折は行われない。マイクロ命令対はそれぞれデコ
ード及び保持レジスタ（３８）（４０）にアクセルされ
ロードされるので、１次マイクロ命令のみが、デコード
及び実行され、制御信号をバス（７０）のシーケンサ制
御ロジックから周期的に出させる。ＲＰＳ（２４）が実
行するように求められたタスクを終了すると、アドレス
・レジスタが最大記１：ヲアドレス計数に増分され、Ｃ
ＭＰＬＴ信号を発生する。次にＲＰＳ（２４）はべっの
タスクがかいしされるまでこの最大記憶アドレスカウン
トであアイドルする。ＣＰＵ（２０）はＲＰＳ（２４）
の条件をＲＰＳ、ＣＭＰＬＴ信号（アイドル状態になっ
たときに発生）によって試験することができる。

第３の操作モードは各種初期手順又は条件信号の有無を
試験することに係わる。このモードは、通常（第２モー
ド）繰作１１月こ「試験及び分岐ｊ又は「待ちＪ（１次
）マイクロ命令がマイクロ命令シーケンスで発生したと
きに入力される。第１の場合、ある条件（マイクロ命令
指令ビット位置１−３によってしていされる）の存在が
試験される。もし試験が真実であれば、通常のマイクロ
命令シーケンスからの分岐が行われる。もしそうでなけ
れば、通常の順序づけが１！続する。待ち型の命令の場
合、ＲＰＳ（２４）は停止して、その条件が所定の時間
内に真実になるか決定する。もしそうであれば、分岐が
行われ、もしそうでなければ、操作は停止してタイムア
ウト状態になる。

１次分岐（又は待ち）型のマイクロ命令は、その試験条
件が真実であれば実行される目的マイクロ命令を伴って
いる。従って、分岐が行われると、その目的命令が分岐
シーケンスの最初の命令となる。これは下記のようにし
て達成される。保持レジスタ（４０）の内容はシーケン
サ制御ロジック（４４）の制御の下でマルチプレックス
（３６）を通過し、デコード・レジスタ（３８）にロー
ドされる。同時に、１次マイクロ命令のビット４−８は
、ゼロ・フィルｌパリティ−発生回路（４６）及びマル
チプレックス回路（４８）を介して、アドレス・レジス
タ（３２）にロードされるべく連絡され、それによって
現在デコード・レジスタ（４８）にある目的マイクロ命
令に直ちに追従するマイクロ命令のアドレスを形成する
。

実行されたのが待ち命令であれば、そしてＣ８信号が発
生する前に条件が真実にならなければ、ＲＰＳは凍結す
る。

入・出力バス（１６）からの信号回線１６ａは、上記の
方法でＲＰＳ（２４）の操作を導くのに用いられるシー
ケンサ制御ロジック（４４）におくられる条件信号（す
なわち、初期手順信号）を伝える。要するに、いくつか
のマイクロ命令は、ある条件の存在を試験し、その試験
の結果に応じて、保持レジスタ（４０）におさめられた
目的マイクロ命令を実行するために分岐し、あるいは次
の順次マイクロ命令を続ける。逆に、もしもとめられる
条件がまだ存在していなければ、アドレス・レジスタ（
３２）をタイマとして使用して待ち（又はループ）マイ
クロ命令が操作を停止させる。所定期間前に、求められ
る条件が現れれば、その分岐は実施され、もし現れなけ
れば、ｃｏ倍信号増分及びパリティ−発生回路（５０）
によってリセットされるまでに１凍結１する。

本発明の主要な利点は今や明らかであろう。第１に、（
１）アドレス・レジスタ（３２）のローディング、（２
）記憶装置（３０）の読み込み開始、（３）デコード・
レジスタ（３８）のローディング、及び（４）命令の複
号、という一連の段階を実行しなければならない通常の
不利益なしに分岐が実行されるということである。逆に
、もし分岐が必要であるとわかれば、目的命令が保持レ
ジスタ（４０）からデコード・レジスタ（３８）へ転送
され、複号及び実行が行われる。これが発生している間
は、アドレス・レジスタ（３２）へ前の命令の１部が転
送され、分岐シーケンスにおける次の順次命令が形成さ
れる。

更に、タイマー機能が必要とされると、アドレス・レジ
スタは追加回路なしにタイマーとして機能することがで
きる。

１足って、上記において本発明の十分且つ完全な開示を
行ったが、本発明の修正や変更が本発明の範囲と精神か
ら逸脱することなく容易に行い（÷トることは当業者に
とって明らかであろう。例えば、アドレス・レジスタ（
３２）は、もしパリティ−が重要でなければ、２進カウ
ンタを用いて構成してもよい。記憶（３０）からアクセ
ルかのうなマイクロ命令のパイプライン化も本発明の範
囲と精神から逸脱することな（用いてもよい。

従って、本発明の範囲は特許請求範囲のみによって制限
されるものと理解すべきである。

４、簡単な図面の説明第１図はＣＰＵとシステムの外部周辺装置との間のデー
タ転送に用いられる本発明を組み込んだサブシステムの
構成図であり、第２図は第１図のサブシステムの詳細な
ブロックダイヤグラムであり、第３図は本発明に用いら
れるマイクロ命令対の構造と内容を示す図である。

（簡単な符号の説明）１２・・−・・・−処理装置　　　１６・−・−・−・
Ｉ１０バス２２・〜・−・記憶装置２４・・−・−再接続ボール・センサ３０−・・−マイクロ命令記（ｇ装置３２・・・・・・−アドレス・レジスタ３８・−・・−
・デコード・レジスタ４０・・・・−保持レジスタ４４・・・・−・−シーケンサ制御ロジック４８・・・
・・−・マルチプレックス回路「ＩＧ、−色

Claims

【特許請求の範囲】

（１）デジタル装置において、複数の命令を記憶する記憶手段と、前記記憶装置に接続され、且つ一次命令と目的命令とか
ら成る対の命令を前記記憶手段から出力させるアドレス
信号を与えるアドレス手段と、前記対の命令を受けとり一時的にこれを記憶するレジス
タ手段であって前記一次命令と目的命令とをそれぞれ記
憶する第一および第二の部分を含むレジスタ手段と、それからの制御信号を与えるべく前記一次命令を解釈す
るために前記レジスタの前記第一の部分に接続される複
号手段であって、少なくとも一箇の条件信号を受けとる
ための回路手段を含む複号手段と、前記レジスタに接続され、前記複号手段によるいくつか
の一次命令の複号と前記命令を前記レジスタ手段の第一
部分へ転送する前記条件信号とに応答する回路手段とを
有することを特徴とするデジタル装置。
（２）前記回路手段が前記記憶手段にアクセスするため
のアドレス信号を形成すべく第一命令のセグメントを前
記アドレス手段に転送する手段を含むことを特徴とする
特許請求の範囲第１項に記載の装置。
（３）前記条件信号が所定の期間存在しない時にタイム
アウト信号を発生するためにいくつかの前記一次命令を
解釈される際に前記複号手段によって開始されるべく操
作可能なタイマ手段を含む事を特徴とする特許請求の範
囲第１項に記載の装置。
（４）前記アドレス手段が前記タイマ手段として操作可
能である事を特徴とする特許請求の範囲第１項に記載の
装置。
（５）アドレス発生手段からのアドレス信号に応じて記
憶手段から供給されるマイクロ命令のシーケンスを実行
すべく操作可能なデジタル装置であって、制御信号を発
生し且つ少なくとも一箇の条件信号の存在に応答するよ
うに機能するデジタル装置において、記憶手段からのマイクロ命令の対に順次アクセスし、マイクロ命令のアクセスされた各対の一次マイクロ命令
を複号し、複号済みの前記一次命令の一部を次の順次命令対のアド
レスとして前記アドレス発生手段に転送し、且つ実質的
に同時に前記対のマイクロ命令の他方を複号するために
前記マイクロ命令の複号済みの一次対の所定のものと前
記条件信号の存在とに応答するステップを含むことを特
徴とする方法。
（６）前記条件信号が所定の期間存在しないときにタイ
ムアウト信号を発生する段階を含むことを特徴とする特
許請求の範囲第５項に記載の方法。
（７）所定の期間にわたって条件信号の出現を試験する
為に記憶装置から順次アクセスされる命令に応じて操作
可能な形式の装置において、第一のモードにおいて前記
記憶手段からの命令にアクセスするための順次アドレス
信号を発生し、第二のモードにおいて前記所定の期間を
測定するために前記記憶装置に接続されたアドレス発生
手段であって、前記条件信号が前記所定の期間にわたっ
て存在しないときにタイムアウト信号を発生させる手段
を含む前記アドレス発生手段を有する事を特徴とするデ
ジタル装置。
（８）前記アドレス発生手段をプリセットする手段を更
に有する事を特徴とする特許請求の範囲第７項に記載の
装置。
（９）前記所定の期間を実質的に決定する値で前記アド
レス発生手段をプリセットする手段を更に有する事を特
徴とする特許請求の範囲第７項に記載の装置。