JPH0679270B2

JPH0679270B2 - デジタル装置

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Publication number: JPH0679270B2
Application number: JP62058682A
Authority: JP
Inventors: ティーフラーウィリアム
Original assignee: Tandem Computers Inc
Current assignee: Tandem Computers Inc
Priority date: 1986-03-13
Filing date: 1987-03-13
Publication date: 1994-10-05
Anticipated expiration: 2009-10-05
Also published as: EP0237311A2; EP0237311A3; AU6979087A; EP0237311B1; JPH0746314B2; AU592854B2; DE3751353D1; JPS62224826A; DE3751353T2; US4837681A; JPH06301528A

Description

【発明の詳細な説明】（産業上の利用分野）本発明は一般にデジタル計算システムに関し、特に中央
処理装置（CPU）の附属装置として作動して、CPUが実行
せねばならない多くの機能を軽減する、専用マイクロプ
ログラムデジタルサブシステムに関する。本発明はま
た、命令のシーケンスに応答して、各種の制御信号を与
えるとともに、デジタル条件の変更の有無を試験するよ
うに機能する。

本発明がかかわる形式の計算器システムは多くの場合、
そのシステムのCPUがデータ転送のために連絡しなけれ
ばならない様々な周辺装置を含む。典型的には、CPUが
例えばデイスクドライブ装置のような周辺装置からのデ
ータ転送を依頼するとき、CPUはデータ転送依頼を開始
摺る。

その依頼が受け付けられるまでには一定の時間を要する
もので、その間に周辺装置がデータ転送の準備を行い、
準備が出来れば、転送が可能である若しくは起きように
している旨をCPUに通知する。典型的なCPUと通常の周辺
装置（例えばキーボード、デイスク、テープドライブ）
との間には操作速度の隔たりがあるので、データ転送の
全期間にわたってCPUを周辺装置に接続することはCPU時
間を非効率的に用いることとなる。数箇の周辺装置にデ
ータ転送の依頼が行われ、二箇以上の周辺装置がほぼ同
時にそれらの依頼に応答する場合、CPUは、どの周辺装
置が最初でどれがその後かを決定するのに時間を必要と
し、そしてすべての依頼を取り扱うためにオンライン状
態でいなければならず、従ってCPUの通常の計算作業が
妨げられることになる。

計算システムの効率を上げるために、CPUにはこれらの
附属的操作の幾つかを扱うために特別に設計された状態
の機械や同様な措置が設けられており、CPU主要プログ
ラムの実行を継続することができる。従って、例えば、
CPU入・出データ転送依頼をする場合、CPUはデータ転送
を行う場合CPUが必要とされるときのみにCPUに通知する
専用サブシステムに、その転送のセットアップの責任を
転嫁することができる。この専用サブシステムは、デー
タ転送以前の条件の発生の有無を試験するのに必要な知
能しか備えていない。実際に複数の事象が平行して行わ
れるので、この型の構成の利点は速度にある。

しばしば、サブシステムは条件の存在を試験し、その条
件の有無に応じて命令シーケンスから分岐しなければな
らないことがある。分岐は、最終的に目的命令に達する
のに必要なサイクル数の点で操作を不利にする。現在の
技術は、時には大幅に追加の回路部品を犠牲にして分岐
予想能力を含めることによって、分岐の不利益を低減し
ようとしてきた。他の方法は２個の命令を取り出すこと
と、同時にある試験条件に基づきどちらかを選ぶことを
含む。やはり、この後者の技術も部品点数を犠牲にして
速度を増大させるものである。

（発明の概要）本発明は、例えば、中央処理装置（CPU）と、そのCPUに
よって制御される計算器システムに接続される計算器シ
ステムに接続される周辺装置との間におけるデータ転送
の準備に関連するCPUの多くの時間浪費の仕事を軽減す
るために作動するマイクロプログラム・サブシステムに
組み込まれる。サブシステムに組み込まれた本発明自体
は２つの側面を有している。即ち、第一の側面は、一つ
の命令の流れから別の流れ（通常、条件の有無に基づ
く）に分岐を生じさせる命令又はマイクロ命令によって
しばしば軽減される。本発明の第二の側面は部分的には
第一の側面から生じるものであり、ある条件の出現を待
つために所定期間「ループする」（すなわち、休止して
待つ）種類の命令又はマイクロ命令に関する。この側面
では、アドレス発生器（記憶装置にアドレスを与える）
がタイマーとして用いられ、サブシステムの部品点数を
減少させることができる。

本発明の第１の側面によれば、サブシステムの操作を指
示するマイクロ命令は記憶装置の中に収められ、１次マ
イクロ命令及び分岐又は目的マイクロ命令から成るマイ
クロ命令でそこから順次アクセスされる。１次及び目的
マイクロ命令はそれぞれデコード・レジスタと保持レジ
スタに記憶される。分岐を実行する必要がない限り、１
次マイクロ命令のみが複号され実行される。もし１次マ
イクロ命令が、例えば『分岐上の条件が真実』、及び
『条件試験が真実』等のような分岐命令であれば、目的
マイクロ命令が、デコード・レジスタに転送され、同時
に、１次マイクロ命令の１部がアドレス・レジスタ転送
され、目的マイクロ命令を追従するためにマイクロ命令
のアドレスを形成する。その目的マイクロ命令は他方、
分岐マイクロ命令シーケンスの残りから順次追従され
る。従って、目的マイクロ命令は、事実、試験条件がそ
のように指示していれば分岐が行われるマイクロ命令シ
ーケンスの最初のマイクロ命令である。他方、もし『条
件試験が誤り』であれば、分岐は行われず、通常の命令
順序づけが続く。

分岐マイクロ命令の幾つかは、ある条件の存在を試験す
る『ループ』型のマイクロ命令であり、もし存在してい
れば、上述の方法で分岐を行う。しかし、もし条件が存
在していなければ、そのループ・マイクロ命令は一定期
間条件の出現を待つことによって機能する。もし条件が
その期間中に現れれば、本発明の第１の側面に基づいて
分岐が実行される。もし条件が現れなければ、その装置
は停止し、試験済み条件が現れなかったことを表示す
る。分岐がなされるためにその条件が現れなければなら
ない期間を設定するためにタイマー機能を果たすのが、
本発明の第２側面である。

上記及び他の利点は、添付図面と共に本発明の下記の詳
細な説明を読めば当業者にとって明らかであろう。

（実施例）本発明は、第１図に概略示され且つ参照番号10で示され
る型の計算又はデータ処理システムの一部を構成する外
部周辺装置と中央処理装置（CPU）との間でデータを通
信する際に助けとなるように設計されたサブシステムに
組み込まれる。

同図に示すように、データ処理装置（10）は、入出力
（I/O）バス（16）によって２台以上の装置制御装置（1
4）に接続された処理装置（12）を含んでいる。

I/Oバス（16）は関連の装置制御装置（DC）（14）を介
して例えばディスク記憶装置（18）又はテープ装置（1
9）の如き数台の周辺装置と処理装置（12）間のデータ
通信を可能にする。I/Oバス（16）は、データが転送さ
れるデータ・バスと、順序よく所定のプロトコルに基づ
いてデータ通信の準備、実行、終了を行うべく各種の初
期手順信号を通信する追加的なバス構造（信号回線）と
を含む。

処理装置（12）自体は、中央処理装置（CPU）（20）、
記憶装置（22）、並びに再接続ポール・シーケンサ（RP
S）（24）の形態をとったサブシステムを概ね含んでい
る。アドレス及びデータ・バス構造（26）はCPU（20）
と記憶装置（22）間を接続し、中央バス（27）はCPU（2
0）とRPS（24）間を接続している。I/Oバス（16）はCPU
（20）に接続されており、I/Oバス（16）の一部（16a）
（第２図）はRPS（24）に接続されている。

概して、データ処理システム（10）は処理装置（12）と
周辺装置（18又は19）間のデータ転送のために下記の方
法で機能する。すなわち、転送に間与する周辺装置が関
連する装置制御装置（14）に転送依頼が出たときに、デ
ータ転送がCPU（20）によって開始される。このデータ
依頼には、転送方向と転送先へ又は転送先から送られる
データのロケーションとを識別する情報を含むことにな
ろう。

その後、装置制御装置（14）はその依頼を受けて、相手
側の対象周辺装置（18）（又は19）に信号を送ることに
よって作動し、その装置と通信を開始する。装置制御装
置（14）は最終的に、それとその関連する周辺装置（1
8）がデータ転送の用意ができていることを示すべく再
接続割り込み（RCI）信号を用いてその依頼に応答す
る。

第一図には具体的には示されていないが、２台以上の装
置制御装置がI/Oバス（16）に接続されていることがし
ばしばある。また、短期間の間にCPU（20）からデータ
転送の依頼が多数なされることがある。従って、データ
転送の準備ができていることを示すRCI信号を、I/Oバス
（16）に接続されている数台の装置制御装置（14）に送
ることが可能となる。この場合、処理装置（12）はどの
装置制御装置がそのRCI信号を出したかわからないこと
があり、それらのどれがデータ転送の用意ができた周辺
装置を持っているかを決定するために装置制御装置（1
4）に対してポーリングを行わなければならない。そし
て、それが２台以上であれば、CPU（20）と最初に通信
が行われる周辺装置はどれか、又２番目以降はどれかを
優先順位表に従って決定しなければならない。この決定
を行い且つ実際のデータ通信の順備をするための時間の
量は、CPU（20）の動作時間としては十分にありうる。

従って、RPS（24）の機能は、CPU（20）からデータ通信
依頼がなされた後で、I/Oバス（16）を介して発生する
様々な初期手順信号に基づき作動することであり、それ
によってCPUがデータ転送を取り扱うように又はそれに
他の点で関与するように依頼を受けたときにCPUが他の
仕事ができるようにする。従って、上述の例では、RPS
（24）の機能は、１個以上のRCI信号に応答して、(ア)ど
の周辺装置（18、19）がサービスを依頼しているか、
(イ)データ転送の方向、及び(ハ)データ転送が実際に行わ
れる直前に（但し、CPU（20）が作用するに十分な時間
で）CPU（20）に通知すること、を決定する。

第２図について説明すると、RPS（24）は本発明の教示
を具現して、より詳細に示されている。図に示すよう
に、RPS（24）は、対の８ビット・マイクロ命令、８ビ
ット１次マイクロ命令、及び８ビット目的マイクロ命令
をパリティー・ビットと共に記憶し、且つアドレス・レ
ジスタ（32）から発生したアドレス信号に応じてこれら
対のマイクロ命令を順次送り出すマイクロ命令記憶装置
（30）を含む。対のマイクロ命令（パリティー付き）は
パリティー・チェック／パリティー発生PC/PG回路（3
4）を通過し、そこではマイクロプロセッサの対に関す
るパリティーが最初に調べられ、次いで各個別の８ビッ
トマイクロ命令に対して発生されたパリティーが調べら
れる。PC/PG回路（34）からは、１次マイクロ命令（パ
リティーのその１ビット付き）がマルチプレクサ回路
（36）を通過し、目的マイクロ命令が９ビット保持レジ
スタ（40）に置かれる。この保持レジスタ（40）の出力
はマルチプレクサ回路（36）の２つの入力の一方に再び
接続される。

デコード・レジスタ（38）に収められた８ビット１次マ
イクロ命令はシーケンサ制御ロジック（44）に加えら
れ、他方、出力されたデコード・レジスタ（38）の５ビ
ットはゼロ・フィル／パリティー発生（ZF/PG）回路（4
6）に連絡される。このZF/PG回路（46）は、入力された
５ビットにセロの追加３ビットを（最も重要なビット位
置に）付加し、更にこのパリティービットを加えて、マ
ルチプレクサ回路（48）に接続される９ビットのワード
を形成する。後で詳述するように、マイクロ命令シーケ
ンズで分岐を実行する際にアドレス・レジスタ（32）を
あらかじめ設定するために、ZF/PG回路（46）の出力が
シーケンサ制御ロジック（44）からの制御信号の下選択
される。

アドレス・レジスタ（32）の内容は増分及びパリティー
予想（INC/PP）回路（50）に加えられ、この回路（50）
は、それが通過するたびに、増分される入力アドレスを
最初に検討して、増分後のアドレスに対するパリティー
を予想し、アドレスを増分し、予想したパリティーをそ
れに追加する。次にパリティーを付与した増分済みアド
レスは、記憶装置（30）における次の順次マイクロ命令
対にアドレスを送って指令するために、マルチプレクサ
回路（48）を介してアドレス・レジスタ（32）に戻され
ロードされる。増分されたアドレスからパリティーを発
生させるのではなく、増分されるアドレスからパリティ
ーを予想することにより、INC/PP（50）の増分のチェッ
クが維持される。

記憶装置（30）は32対の指令を収容するように構成され
る。従って、アドレス・レジスタ（32）の内容の５ビッ
トのみが、記憶装置（30）に加えられるアドレス信号を
形成するために用いられる。もしより大きな記憶装置
（30）を用いれば、アドレス・レジスタ（32）のビット
のうち追加分を使用することができることは明らかであ
る。

INC/PP（50）に加えられるアドレスは、パリティー検査
回路（52）にも同時に加えられる。もしパリティーが正
しくないとわかれば。このパリティー検査回路（52）は
ORゲート（54）を介してシーケンサ制御ロジック（44）
に接続された出力をエラー信号として発生させる。同様
に、正しくないパリティーを示すエラー・シグナルをPC
/PG回路（34）によって発生させ、ORゲート（54）に連
絡することもできる。パリティー・エラーが発見されれ
ば、シーケンサー制御ロジック（44）が動作を終了し
て、CPUに送られるパリティー検査エラー信号を発生す
る。

増分したアドレスとパリティーを発生させるのに加え
て、INC/PP（50）は、記憶装置（30）がマイクロ命令対
の補数を回帰したことを意味する完了（CMPLT）信号も
発生する。増分中にアドレス・ワードの５つの下位ビッ
ト位置の実行が行われた時に、CMPLT信号は発生する。C
MPLTはシーケンサ制御ロジックに送られ、再接続シーケ
ンスを実施するために再び要求されるまでRPS（24）を
停止させる。

アドレス・レジスタ（32）がタイマー・モードで動作し
ているとき、CMPLT信号の他に第２の信号がINC/PP（5
0）によって作られる。すなわち、アドレスの増分が最
も重要なビット位置の実行を発生させたときに実行（C
o）信号が発生する。タイマー・モードで動作中にRPS
（24）がタイムアウト状態に達したことをバス26（第１
図）を介してCPU（20）に示指するタイムアウト信号を
発生させるべくラッチ（60）を設定するためにCo信号は
用いられる。更に、タイムアウト信号は、RPS（24）の
動作を凍結させるためにシーケンサ制御ロジック（44）
に与えられる。

第３図は、記憶装置（30）に記憶されたマイクロ命令対
の基本的構造を示す。図からわかるように、80で示され
たマイクロ命令対は１次マイクロ命令（82）と目的マイ
クロ命令（84）の２つのマイクロ命令から成る。マイク
ロ命令対（80）のビット位置Ｆ（16桁目）はマイクロ命
令対（80）を覆うパリティー・ビット（Ｐ）である。
『分岐』又は『ループ』マイクロ命令はマイクロ命令位
置（80）のビット位置φ−８に納められており、ビット
位置９−Ｅにおける目的マイクロ命令を伴っている。他
の全てのマイクロ命令はビット位置φ−７に納められて
おり、残りのビット位置８−Ｅにおいてゼロを伴ってい
る。

分岐又はループ・マイクロ命令は、φのビット位置にお
ける１によってマイクロプログラム・シーケンスの変更
を行わないマイクロ命令と区別されている。行われる分
岐の型はビット位置１−３に記憶された情報によって識
別される。

RPS（24）は、CPU（20）によってそのアイドル状態から
呼ばれると、３つの基本モードで動作する。すなわち、
第１のモードにおいて、RPS（24）はタイマのみとして
動作する。アドレス・レジスタはバス接続（26）（第１
図）を介してCPU（20）及びMPX装置（48）（この装置は
CPU（20）からのCPU.OVRD信号に応じてシーケンサ制御
ロジック（44）によって切り換えられ、そしてCPU（2
0）もこの操作モードを開始する）にアクセス可能であ
る。従って、タイマー操作はCPU（20）によって指定さ
れたプリセットから開始することができ、そしてC₀信号
がINC/PP回路（50）によって発生されるまで又はタイム
アウト状態が現われるまで継続する。もしタイムアウト
状態が現れなければ、C₀信号はラッチ（60）を設定し
て、タイムアウト信号を出させRPS（24）の操作を凍結
させる。

RPS（24）のこの第１の操作モード、CPU（20）が所定の
時間内におけるある条件の存在又は出現を試験すること
を希望するときにCPU（20）によって用いられる。本質
において、CPU（20）はRPS（24）を開始させ、アドレス
・レジスタ（32）における計数を設定し、そしてループ
状態に入り、ある条件を継続的に試験する。C₀信号がIN
C/PP（50）によって発生する前に捜している条件が現れ
ると、CPU（20）はそのループを断ち、RPS（24）をリセ
ットし（例えばアイドル状態に）、処理を続行する。も
し捜している条件が現れなければ、タイムアウト信号が
CPUのループを断つ。

第２のモードは、これもまたCPU（20）によりスタート
信号を介して開始される通常プログラム操作である。こ
のモード中は、アドレス・レジスタ（32）／インクリメ
ンタ（50）の組み合わせにより発生するアドレス・シー
ケンスに応じてマイクロ命令対が順次記憶装置（30）か
らアクセスされる。マイクロ命令シーケンスの破断は行
われない。マイクロ命令対はそれぞれデコード及び保持
レジスタ（38）（40）にアクセスされロードされるの
で、１次マイクロ命令のみが、デコード及び実行され、
制御信号をバス（70）のシーケンサ制御ロジックから周
期的に出させる。RPS（24）が実行するように求められ
たタスクを終了すると、アドレス・レジスタが最大記憶
アドレス計数に増分され、CMPLT信号を発生する。次にR
PS（24）はべつのタスクが開始されるまでこの最大記憶
アドレスカウントでアイドルする。CPU（20）はRPS（2
4）の条件をRPS.CMPLT信号（アイドル状態になったとき
に発生）を感知することによって試験することができ
る。

第３の操作モードは各種初期手順又は条件信号の有無を
試験することに係わる。このモードは、通常（第２モー
ド）操作中に『試験及び分岐』又は『待ち』（１次）マ
イクロ命令がマイクロ命令シーケンスで発生したときに
入力される。第１の場合、ある条件（マイクロ命令指令
ビット位置１−３によって指定される）の存在が試験さ
れる。もし試験が真実であれば、通常のマイクロ命令シ
ーケンスからの分岐が行われる。もしそうでなければ、
通常の順序づけが継続する。待ち型の命令の場合、RPS
（24）は停止して、その条件が所定の時間内に真実にな
るか決定する。もしそうであれば、分岐が行われ、もし
そうでなければ、操作は停止してタイムアウト状態にな
る。

１次分岐（又は待ち）型のマイクロ命令は、その試験条
件が真実であれば実行される目的マイクロ命令を伴って
いる。従って、分岐が行われると、その目的命令が分岐
シーケンスの最初の命令となる。これは下記のようにし
て達成される。保持レジスタ（40）の内容はシーケンサ
制御ロジック（44）の制御の下でマルチプレクサ回路
（36）を通過し、デコード・レジスタ（38）にロードさ
れる。同時に、１次マイクロ命令のビット４−８は、ゼ
ロ・フィル／パリティー発生回路（46）及びマルチプレ
クサ回路（48）を介して、アドレス・レジスタ（32）に
ロードされるべく連絡され、それによってデコード・レ
ジスタ（38）にある目的マイクロ命令に直ちに追従する
マイクロ命令のアドレスを形成する。

実行されたのが待ち命令であれば、そしてC₀信号が発生
する前に条件が真実にならなければ、RPSは凍結する。

入・出力バス（16）からの信号回線16aは、上記の方法
でRPS（24）の操作を導くのに用いられるシーケンサ制
御ロジック（44）におくられる条件信号（すなわち、初
期手順信号）を伝える。要するに、いくつかのマイクロ
命令は、ある条件の存在を試験し、その試験の結果に応
じて、保持レジスタ（40）におさめられた目的マイクロ
命令を実行するために分岐し、あるいは次の順次マイク
ロ命令を続ける。逆に、もしもとめられる条件がまだ存
在していなければ、アドレス・レジスタ（32）をタイマ
として使用して待ち（又はループ）マイクロ命令が操作
を停止させる。所定期間前に、求められる条件が現れれ
ば、その分岐は実施され、もし現れなければ、C₀信号が
増分及びパリティー発生回路（50）によってリセットさ
れるまでに『凍結』する。

（発明の効果）本発明の主要な利点は今や明らかであろう。第１に、
(1)アドレス・レジスタ（32）のローディング、(2)記憶
装置（30）の読み込み開始、(3)デコード・レジスタ（3
8）のローディング、及び(4)命令の復号、という一連の
段階を実行しなければならない通常の不利益なしに分岐
が実行されるということである。逆に、もし分岐が必要
であるとわかれば、目的命令が保持レジスタ（40）から
デコード・レジスタ（38）へ転送され、復号及び実行が
行われる。これが発生している間は、アドレス・レジス
タ（32）へ前の命令の１部が転送され、分岐シーケンス
における次の順次命令が形成される。

従って、上記において本発明の十分且つ完全な開示を行
ったが、本発明の修正や変更や本発明の範囲と精神から
逸脱することなく容易に行い得ることは当業者にとって
明らかであろう。例えば、アドレス・レジスタ（32）
は、もしパリティーが重要でなければ、２進カウンタを
用いて構成してもよい。記憶装置（30）からアクセス可
能なマイクロ命令のパイプライン化も本発明の範囲と精
神から逸脱することなく用いてもよい。

従って、本発明の範囲は特許請求の範囲のみによって制
限されるものと理解すべきである。

【図面の簡単な説明】

第１図はCPUとシステムの外部周辺装置との間のデータ
転送に用いられる本発明を組み込んだサブシステムの構
成図であり、第２図は第１図のサブシステムの詳細なブ
ロックダイヤグラムであり、第３図は本発明に用いられ
るマイクロ命令対の構造と内容を示す図である。（簡単な符号の説明） 12……処理装置、16……I/Oバス 22……記憶装置 24……再接続ポール・シーケンサ 30……マイクロ命令記憶装置 32……アドレス・レジスタ 38……デコード・レジスタ 40……保持レジスタ 44……シーケンサ制御ロジック 48……マルチプレクサ回路

Claims

【特許請求の範囲】

【請求項１】デジタル装置において、複数の命令を記憶する記憶手段と、前記記憶手段に接続され、且つ一次命令と目的命令とか
ら成る対の命令を前記記憶手段から同時に出力させるア
ドレス信号を与えるアドレス手段と、前記対の命令を受け取り一時的にこれを記憶するレジス
タ手段であって、前記一次命令と目的命令とをそれぞれ
記憶する第１部分および第２部分を有するレジスタ手段
と、該レジスタ手段の第１部分に接続されて該部分の前記一
次命令を解釈して制御信号を与える復号手段であって、
少なくとも１個の条件信号を受取る第１回路手段を有す
る復号手段と、前記レジスタ手段に接続され、前記復号手段による特定
の一次命令の復号に応答し、前記目的命令を前記レジス
タ手段の第１部分へ転送する前記条件信号に応答する第
２回路手段とを有することを特徴とするデジタル装置。
【請求項２】デジタル装置において、複数の命令を記憶する記憶手段と、前記記憶手段に接続され、且つ一次命令と目的命令とか
ら成る対の命令を前記記憶手段から同時に出力させるア
ドレス信号を与えるアドレス手段と、前記対の命令を受け取り一時的にこれを記憶するレジス
タ手段であって、前記一次命令と目的命令とをそれぞれ
記憶する第１部分および第２部分を有するレジスタ手段
と、該レジスタ手段の第１部分に接続されて該部分の前記一
次命令を解釈して制御信号を与える復号手段であって、
少なくとも１個の条件信号を受取る第１回路手段を有す
る復号手段と、前記レジスタ手段に接続され、前記復号手段による特定
の一次命令の復号に応答し、前記目的命令を前記レジス
タ手段の第１部分へ転送する前記条件信号に存在に応答
する第２回路手段と、前記アドレス手段と前記レジスタ手段とに接続されて、
前記アドレス手段に前記一次命令の１部を転送して前記
記憶手段にアクセスする第３回路手段とを有することを特徴とするデジタル装置。