JPS6222159B2 - - Google Patents

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JPS6222159B2
JPS6222159B2 JP54038866A JP3886679A JPS6222159B2 JP S6222159 B2 JPS6222159 B2 JP S6222159B2 JP 54038866 A JP54038866 A JP 54038866A JP 3886679 A JP3886679 A JP 3886679A JP S6222159 B2 JPS6222159 B2 JP S6222159B2
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JP
Japan
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circuit
key
signal
output
counter
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JP54038866A
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Japanese (ja)
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JPS55130592A (en
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Kozo Nakao
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Kawai Musical Instrument Manufacturing Co Ltd
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Kawai Musical Instrument Manufacturing Co Ltd
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Description

【発明の詳細な説明】 本発明はデジタル技術を用い高音または低音域
の所望音数を優先的に発音させるようにした複音
電子楽器に関するものである。
DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a multiple-tone electronic musical instrument that uses digital technology to preferentially generate a desired number of high-pitched or low-pitched tones.

従来、シンセサイザ等の単音楽器で複音をも発
生するためには高低音の優先選択回路が用いられ
る。本出願人は特願昭52−160597号により、これ
らをデジタル回路を用いてキーデータ発生回路か
らのシリアルデータをカウンタとラツチ回路等を
用いて制御し高低音2音の優先選択回路を構成し
たものを提案した。さらに特願昭53−13332号お
よび特願昭53−137618号によりデジタル技術を用
いて3音以上の所望の音数を優先的に発生させる
ようにした複音電子楽器の提案を行なつた。これ
らの提案回路においてはたとえば3音の低音優先
回路の場合には4鍵以上が押鍵されても、最初の
3音の鍵情報が3つの記憶回路に記憶されると後
に押した鍵は無視されてしまう。この場合後に押
した鍵が前の3鍵に比べて低音であると、演奏者
の意図と異なる高音寄りの音が発生され奇異の感
を与えることになる。
Conventionally, in order to generate multiple tones in a monophonic musical instrument such as a synthesizer, a high/low tone priority selection circuit is used. The present applicant has constructed a priority selection circuit for two high and low tones by using a digital circuit to control serial data from a key data generation circuit using a counter and a latch circuit, etc., in accordance with Japanese Patent Application No. 160597/1983. suggested something. Further, in Japanese Patent Application Nos. 53-13332 and 1987-137618, we proposed a multitone electronic musical instrument that uses digital technology to preferentially generate a desired number of tones of three or more. In these proposed circuits, for example, in the case of a three-note bass priority circuit, even if four or more keys are pressed, the key information for the first three notes is stored in three memory circuits, and the keys pressed later are ignored. It will be done. In this case, if the last key pressed has a lower pitch than the previous three keys, a higher pitched sound will be generated, which is different from what the performer intended, giving a strange feeling.

本発明の目的はデジタル技術を用い高音または
低音域の所望の音数を優先的に発音させるように
した複音電子楽器を提供することである。
SUMMARY OF THE INVENTION An object of the present invention is to provide a multitone electronic musical instrument that uses digital technology to preferentially emit a desired number of tones in the high or low range.

前記目的を達成するため、本発明の複音電子楽
器はクロツクパルス発生器の出力クロツクパルス
を時分割パルスに変換して各鍵を低音(または高
音)側から順次走査して押鍵の時分割信号を押鍵
信号として出力するキーデータ発生回路と、前記
クロツクパルス発生器の出力クロツクパルスを計
数するカウンタと、前記押鍵信号を書込み信号と
して前記カウンタの計数値を書込み記憶するN個
の記憶回路と、該各記憶回路の内容と前記カウン
タの計数値とを比較する比較回路と、該比較回路
の出力信号によつて前記記憶回路の内容を楽音に
変換する楽音波形形成回路へ導く手段と、を具え
た複音電子楽器において、 前記各鍵の1走査における前記キーデータ発生
回路からの押鍵信号がN個を超えると制御信号を
出力する計数回路を設けると共に、該計数回路の
制御信号によつてN個以上の押鍵信号の通過を阻
止する手段を設け、N個以上の押鍵に対しても、
低音(または高温)側のN個の楽音のみを発生さ
せることを特徴とするものである。
In order to achieve the above object, the multitone electronic musical instrument of the present invention converts the output clock pulse of the clock pulse generator into a time-division pulse, scans each key sequentially from the bass (or treble) side, and presses the time-division signal of the pressed key. a key data generation circuit that outputs a key signal; a counter that counts the output clock pulses of the clock pulse generator; and N memory circuits that write and store the count value of the counter using the key press signal as a write signal; A compound tone comprising: a comparison circuit that compares the contents of a storage circuit with a counted value of the counter; and means for guiding an output signal of the comparison circuit to a musical sound waveform forming circuit that converts the contents of the storage circuit into a musical tone. In the electronic musical instrument, a counting circuit is provided which outputs a control signal when the number of key press signals from the key data generation circuit in one scan of each key exceeds N, and the control signal of the counting circuit causes the number of key presses to exceed N. A means for blocking the passage of key press signals is provided, and even when N or more keys are pressed,
This is characterized in that only N musical tones on the low (or high temperature) side are generated.

以下本発明を実施例につき詳述する。 The present invention will be described in detail below with reference to examples.

図は本発明の実施例の構成を示す説明図であ
る。同図は前述の特願昭53−137618号の提案例に
本発明を適用したものである。
The figure is an explanatory diagram showing the configuration of an embodiment of the present invention. This figure shows the application of the present invention to the example proposed in the aforementioned Japanese Patent Application No. 53-137618.

上記提案例の構成の概略を述べると、鍵盤数を
61鍵とし3音を発音するものとする。同図におい
て、クロツクパルス発生回路11からの基本クロ
ツクを分周器10を介してクロツクパルス1をキ
ーデータ発生回路12に入れ、61鍵を順次走査し
て押鍵の時分割信号であるシリアルデータ
(SD)2を出力するとともに、1走査時間毎に1
個パルスを出す1走査同期パルス3を出力する。
また分周器10からのクロツクパルス1をカウン
タ13に入れ計数する。このカウンタ13は61鍵
の場合、26=64個を計数するのに用いられる。
To outline the configuration of the above proposed example, the number of keyboards can be
It has 61 keys and produces 3 tones. In the figure, a basic clock from a clock pulse generation circuit 11 is inputted to a key data generation circuit 12 via a frequency divider 10, and 61 keys are sequentially scanned and serial data (SD )2 and outputs 1 every scanning time.
A one-scan synchronizing pulse 3 is output.
Also, the clock pulse 1 from the frequency divider 10 is input into a counter 13 and counted. In the case of 61 keys, this counter 13 is used to count 2 6 =64 keys.

次に3音に対応して図の破線で囲んで示す回路
30,30,30が設けられる。これら同
じ回路が並列接続され、所望の複数音記憶して楽
音波形形成回路25に送出するものである。代表
的に回路30について説明する。
Next, circuits 30 1 , 30 2 , 30 3 shown surrounded by broken lines in the figure are provided corresponding to the three tones. These same circuits are connected in parallel to store a desired plurality of tones and send them to the tone waveform forming circuit 25. The circuit 301 will be described as a representative example.

前述のカウンタ13の信号は記憶回路14
入力され、後述するAND回路19からの読み
込み信号により記憶され、D/A変換器16
よりD/A変換され、ゲート回路17により開
閉され楽音波形形成回路25に入力される。記憶
回路14の出力は他の回路の記憶回路14
14の出力とともにデータマルチプレクサ31
に入力し多重処理される。すなわち、基本クロツ
クで動作するカウンタ23の出力をデコーダ24
に入れその出力6,6,6により順次高レ
ベルとして走査し、選択された出力を比較回路3
2に入れてカウンタ13の出力と比較し、一致信
号をインバータ回路21と各AND回路201′,2
1″等に入力する。このAND201′,201″を通
してそれぞれ出力6〜6とシリアルデータ2
に同期させた出力を押鍵検出回路18のリセツ
ト(R)端子に入力する。押鍵検出回路18
たとえばQ0,Q1出力をもつたシフトレジスタよ
り成り、そのクロツク(C)端子には1走査同期
パルス3が入力されており、もしAND回路20
1″の出力が1走査時間中低レベルを維持すると1
走査同期パルス3の2つ目でQ1出力は高レベル
となり、ゲート回路17をオフ(遮断)し出力
されない。前述の一致信号によりAND回路20
1″の出力が1走査時間中に高レベルになると、1
走査同期パルス3によりQ0出力が高レベルにな
つてもリセツトされるのでQ1出力5は低レベル
を維持し続け、ゲート回路17をオンとして
D/A変換された信号を楽音波形形成回路25に
送出する。そして、低レベルのQ1出力は分岐さ
れてシリアルデータ2を走査信号6〜6と同
期させたAND回路19に入力して記憶回路1
の読み込み信号をオフとし誤動作を防止す
る。
The signal of the counter 13 mentioned above is input to the memory circuit 14 1 , is stored by a read signal from the AND circuit 19 1 described later, is D/A converted by the D/A converter 16 1 , and is opened/closed by the gate circuit 17 1 . The signal is input to the musical sound waveform forming circuit 25. The output of the memory circuit 14 1 is transmitted to the memory circuits 14 2 of other circuits,
14 3 along with the data multiplexer 31
input and multiple processing. That is, the output of the counter 23 that operates based on the basic clock is sent to the decoder 24.
The outputs 6 1 , 6 2 , 6 3 are sequentially scanned as high level, and the selected output is sent to the comparison circuit 3
2 and compare it with the output of the counter 13, and send the matching signal to the inverter circuit 21 and each AND circuit 20 1 ', 2
0 1 ″, etc. Through this AND20 1 ′, 20 1 ″, outputs 6 1 to 6 3 and serial data 2 are respectively output.
The output synchronized with the key press detection circuit 181 is input to the reset (R) terminal of the key press detection circuit 181 . The key press detection circuit 181 consists of, for example, a shift register with Q 0 and Q 1 outputs, and a 1-scan synchronization pulse 3 is input to its clock (C) terminal.
If the output of 1 ″ remains at a low level during one scan period, 1
At the second scan synchronization pulse 3, the Q1 output becomes high level, turns off (cuts off) the gate circuit 171 , and is not output. AND circuit 20 due to the coincidence signal mentioned above.
If the output of 1 ″ goes to high level during one scan time, 1
Even if the Q0 output becomes high level due to the scan synchronization pulse 3, it is reset, so the Q1 output 5 continues to maintain a low level, and the gate circuit 171 is turned on to send the D/A converted signal to the musical waveform forming circuit. Send on 25th. Then, the low level Q1 output is branched and inputted to the AND circuit 191 which synchronizes the serial data 2 with the scanning signals 61 to 63, and the memory circuit 1
4 Turn off the read signal in 1 to prevent malfunction.

一方、比較回路32の一致信号の他方はインバ
ータ回路21を介してシリアルデータSD2とと
もにAND回路22に入力し、低レベル“0”を
出力する。これによつてカウンタ23の動作を停
止する。いま、キーデータ発生回路12から次の
押鍵信号が出力され、カウンタ13が次の状態に
変化すると、比較回路32の出力は低レベル
“0”となる。そしてインバータ21、AND回路
22を介してカウンタが動作しデコーダ24の出
力6〜6が記憶回路14〜14を走査し
て記憶できる場所を探す。デコーダ24からの信
号はマルチプレクサ31に入力されているからデ
コーダ24が走査している記憶回路14〜14
の内容を比較回路32に出力する。そして一致
すれば前述により当該回路のゲート回路を開き、
当該記憶回路の内容が楽音波形形成回路25に送
出される。
On the other hand, the other match signal from the comparison circuit 32 is input to the AND circuit 22 along with the serial data SD2 via the inverter circuit 21, and outputs a low level "0". This stops the operation of the counter 23. Now, when the next key press signal is output from the key data generation circuit 12 and the counter 13 changes to the next state, the output of the comparison circuit 32 becomes a low level "0". Then, a counter operates via the inverter 21 and the AND circuit 22, and the outputs 6 1 to 6 3 of the decoder 24 scan the memory circuits 14 1 to 14 3 to find a location where the data can be stored. Since the signal from the decoder 24 is input to the multiplexer 31, the memory circuits 14 1 to 14 scanned by the decoder 24
3 is output to the comparison circuit 32. If they match, open the gate circuit of the circuit as described above,
The contents of the memory circuit are sent to the tone waveform forming circuit 25.

以上は提案例の概要であり、3音で例示した
が、複数音に対しても同様に適用できる。そし
て、たとえば3音が指定されていると4鍵以上押
しても最初の3鍵が優先選択されその他は無視さ
れる。
The above is an outline of the proposed example, and although three sounds were used as an example, it can be similarly applied to multiple sounds. For example, if three notes are specified, even if four or more keys are pressed, the first three keys will be selected preferentially and the others will be ignored.

そこで、本発明の付加回路として図示のよう
に、キーデータ発生回路12からのシリアルデー
タ2をゲート42の一方の入力とし、その入力を
分岐して計数回路41に入れ、キーデータ発生回
路12からの1走査同期パルス3によりリセツト
し、出力をインバータを介してゲート42の他方
に入力する。計数回路41はカウンタ、シフトレ
ジスタ等から成り、1走査同期パルス3のリセツ
トにより計数を開始し3つ目の入力パルスまでは
低レベルを出力し、4つ目のパルスが入力された
時高レベルを出力するように設定される。
Therefore, as an additional circuit of the present invention, as shown in the figure, the serial data 2 from the key data generation circuit 12 is inputted to one side of the gate 42, and the input is branched and inputted to the counting circuit 41. 1 scanning synchronizing pulse 3, and the output is input to the other gate 42 via an inverter. The counting circuit 41 consists of a counter, a shift register, etc., and starts counting by resetting the 1-scan synchronization pulse 3, outputs a low level until the third input pulse, and outputs a high level when the fourth pulse is input. is set to output.

すなわち、3鍵内で押鍵している演奏時には、
計数回路41の出力は低レベルを出力しインバー
タにより高レベルとなるので、キーデータ発生回
路12の出力がそのまま回路30〜30の各
記憶回路に格納され楽音波形形成回路25に送ら
れる。
In other words, when playing with keys pressed within 3 keys,
Since the output of the counting circuit 41 is a low level and is changed to a high level by the inverter, the output of the key data generating circuit 12 is stored as it is in each memory circuit of the circuits 30 1 to 30 3 and sent to the tone waveform forming circuit 25 .

もし、4鍵以上押鍵されるとその後1走査同期
パルス3によりリセツトされる走査時間におい
て、計数回路41には4つ目のパルスが入力され
て高レベルが出力されることとなり、インバータ
で低レベルとなるからAND回路42をオフと
し、キーデータ発生回路12の4つ目以上のパル
スは無視される。この場合のキーデータ発生回路
12の時分割出力信号は4鍵が音程順に並べられ
るから、押鍵の順序がどうであつても計数回路4
1により最高(低)音が除外され優先的に低
(高)音側の3鍵の音だけが回路30〜30
に送られる。
If four or more keys are pressed, the fourth pulse is input to the counting circuit 41 during the scanning time reset by the 1-scan synchronization pulse 3, and a high level is output. Since the signal reaches the level, the AND circuit 42 is turned off, and the fourth and higher pulses of the key data generation circuit 12 are ignored. In this case, since the four keys are arranged in pitch order, the time-division output signal of the key data generation circuit 12 is output from the counting circuit 12 regardless of the order of key presses.
1, the highest (low) note is excluded and only the sounds of the three keys on the low (high) side are preferentially transmitted to the circuit 30 1 to 30 3
sent to.

たとえば、低音優先回路とすると、最初C3
E3,G3の3音の鍵を押し次にG2音の鍵を押した
場合、前述の計数回路41の機能によりG2
C3,E3,G3のうち4つ目のG3が無視され、G2
C3,E3の3音が回路30〜30に送られ
る。各記憶回路にはC3,E3,G3の3音が記憶さ
れているから、前述の提案例の動作によりC3
E3は入力データと一致するためそのまま記憶は
持続するが、G3音は入力データに一致するもの
がないからこの記憶回路にG2音が読み込まれ、
新たにG2,C3,E3の合成信号が楽音波形形成回
路25に送られる。これに対しG2音の代りにG3
音の高音側、たとえばG4音が押された時には、
当初のC3,E3,G3の発音に変化は起らない。こ
のようにして常に低音優先の音が選択される。す
なわち、提案例では押鍵順に所定音数を選択して
いたのに対し、本発明の付加回路はこれを音程順
に所定音数を選択するもので、換言すると優先度
変換回路ということができる。
For example, for a bass priority circuit, first C 3 ,
If you press the key for the three notes E 3 and G 3 and then press the key for the second note G, the function of the counting circuit 41 described above will cause the numbers G 2 ,
The fourth G 3 among C 3 , E 3 , and G 3 is ignored, and G 2 ,
Three tones C 3 and E 3 are sent to circuits 30 1 to 30 3 . Since each memory circuit stores the three tones C 3 , E 3 , and G 3 , the operation of the proposed example described above allows C 3 ,
Since E 3 matches the input data, it will continue to be stored, but since there is no match for the G 3 sound, the G 2 sound will be loaded into this memory circuit.
A new combined signal of G 2 , C 3 , and E 3 is sent to the tone waveform forming circuit 25 . On the other hand, instead of G 2 note, G 3
When the treble side of the note, for example the G4 note, is pressed,
No change occurs in the original pronunciation of C 3 , E 3 , and G 3 . In this way, the bass priority sound is always selected. That is, while the proposed example selects a predetermined number of tones in the order of key presses, the additional circuit of the present invention selects a predetermined number of tones in the order of pitches; in other words, it can be called a priority conversion circuit.

以上説明したように、本発明によれば、キーデ
ータ発生回路からの時分割押鍵信号の数を所望の
値まで計数した後出力信号を発生する計数回路を
有し、該計数回路の出力信号により前記キーデー
タ発生回路の時分割押鍵信号の通過を制御するこ
とにより、前述したように、従来押鍵順にしか所
定音数を選択できなかつたものを音程順に選択で
きるようになり、低音または高音優先に合致し、
演奏者が所定音数を超過して押鍵する場合でもほ
ぼその意図する所の音を得ることができる。また
本発明は一般的に押鍵順から音程順への優先順を
変換する優先度変換回路と見なされ、他の分野へ
の応用も考えられる。
As explained above, according to the present invention, there is provided a counting circuit that generates an output signal after counting the number of time-division key press signals from the key data generation circuit to a desired value, and the output signal of the counting circuit By controlling the passage of time-division key press signals through the key data generation circuit, as mentioned above, it is now possible to select a predetermined number of notes in pitch order, whereas previously it was possible to select a predetermined number of notes only in the order of key presses. Matches treble priority,
Even when a performer presses a key exceeding a predetermined number of notes, it is possible to obtain almost the intended sound. Furthermore, the present invention is generally regarded as a priority conversion circuit that converts the priority order from the order of key presses to the order of pitches, and may be applied to other fields.

【図面の簡単な説明】[Brief explanation of the drawing]

図は本発明の実施例の構成を示す説明図であ
り、 図中、10は分周器、11はクロツクパルス発
生回路、12はキーデータ発生回路、13,23
はカウンタ、14〜14は記憶回路、16
はD/A変換器、17はゲート回路、18
押鍵検出回路、19,201′,201″,22,
42はAND回路、21はインバータ、24はデ
コーダ、25は楽音波形形成回路、31はデータ
マルチプレクサ、32は比較回路、41は計数回
路を示す。
The figure is an explanatory diagram showing the configuration of an embodiment of the present invention. In the figure, 10 is a frequency divider, 11 is a clock pulse generation circuit, 12 is a key data generation circuit, 13, 23
is a counter, 14 1 to 14 3 are memory circuits, 16 1
is a D/A converter, 17 1 is a gate circuit, 18 1 is a key press detection circuit, 19 1 , 20 1 ′, 20 1 ″, 22,
42 is an AND circuit, 21 is an inverter, 24 is a decoder, 25 is a tone waveform forming circuit, 31 is a data multiplexer, 32 is a comparison circuit, and 41 is a counting circuit.

Claims (1)

【特許請求の範囲】 1 クロツクパルス発生器の出力クロツクパルス
を時分割パルスに変換して各鍵を低音(または高
音)側から順次走査して押鍵の時分割信号を押鍵
信号として出力するキーデータ発生回路12と、 前記クロツクパルス発生器の出力クロツクパル
スを計数するカウンタ13と、 前記押鍵信号を書込み信号として前記カウンタ
13の計数値を書込み記憶するN個の記憶回路1
4と、 該各記憶回路14の内容と前記カウンタ13の
計数値とを比較する比較回路32と、 該比較回路32の出力信号によつて前記記憶回
路14の内容を楽音に変換する楽音波形形成回路
25へ導く手段16,17,18と、 を具えた複音電子楽器において、 前記各鍵の1走査内における前記キーデータ発
生回路12からの押鍵信号がN個を超えると制御
信号を出力する計数回路41を設けると共に、該
計数回路41の制御信号によつてN個以上の押鍵
信号の通過を阻止する手段42を設け、 N個以上の押鍵に対しても、低音(または高
音)側のN個の楽音のみを発生させることを特徴
とする複音電子楽器。
[Claims] 1. Key data that converts the output clock pulse of a clock pulse generator into a time-division pulse, sequentially scans each key from the low (or treble) side, and outputs a time-division signal of a key press as a key press signal. a generating circuit 12; a counter 13 that counts the output clock pulses of the clock pulse generator; and N memory circuits 1 that write and store the counted value of the counter 13 using the key press signal as a write signal.
4, a comparison circuit 32 that compares the contents of each storage circuit 14 and the counted value of the counter 13, and a musical waveform forming unit that converts the contents of the storage circuit 14 into a musical tone based on the output signal of the comparison circuit 32. means 16, 17, 18 leading to the circuit 25, and outputting a control signal when the number of key press signals from the key data generation circuit 12 exceeds N within one scan of each key. A counting circuit 41 is provided, and a means 42 for blocking N or more key press signals from passing through by means of a control signal from the counting circuit 41 is provided, so that a low tone (or high tone) is generated even in response to N or more key presses. A multitone electronic musical instrument characterized by generating only N musical tones on the side.
JP3886679A 1979-03-31 1979-03-31 Double tone electronic musical instrument Granted JPS55130592A (en)

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JPS55130592A JPS55130592A (en) 1980-10-09
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS52136615A (en) * 1976-05-11 1977-11-15 Matsushita Electric Ind Co Ltd Pedal device for electronic musical instrument

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS52136615A (en) * 1976-05-11 1977-11-15 Matsushita Electric Ind Co Ltd Pedal device for electronic musical instrument

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JPS55130592A (en) 1980-10-09

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