JPS62220873A

JPS62220873A - パルス長弁別装置

Info

Publication number: JPS62220873A
Application number: JP62056993A
Authority: JP
Inventors: ヴァルター・メーネルト
Original assignee: MITEC MODERNE IND GmbH; MITEC MODERNE IND TECH GmbH
Current assignee: MITEC MODERNE IND GmbH; MITEC MODERNE IND TECH GmbH
Priority date: 1986-03-13
Filing date: 1987-03-13
Publication date: 1987-09-29
Also published as: DE3608440C2; DE3608440A1; EP0236840A3; EP0236840A2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】発明の背景技術分野この発明は、複数個の電気パルスを受信するパルス長検
出回路を有するパルス長弁別装置であって、上記パルス
出現時に上記パルス長弁別装置の入力接続部の電位はそ
の都度休止電位から作動電位へ、その後再び上記休止電
位に戻り、上記検出回路は１個以上のパルス長検出段を
含み、上記検出段は上記各パルスの時間長を検出し、受
信パルスの上記時間長が第１の予め設定可能な制限値よ
りも大きい場合にのみ出力信号を供給する構成のパルス
長弁別装置に関する。

従来技術とその問題点 −Ｉ−記パルス長弁別装置は１個の入力信号線上に時間
的な長さの異なる信号が出現したり長さの等しい入力信
号が流れたりする場合に必ず使用される。上記信号はた
とえば各種機能の実施のために時間長に従って各種方法
で処理される。

単純な場合、たとえば上記入力信号線に接続された受信
部にパルス信号を受信するたびにスイッチの閉止と再開
等の単一機能のみが実施される場合であって、パルス時
間長が予め指定された制限値を越えている場合に上記機
能が実施され、この値未満のすべてのパルスは上記の機
能を実行させない場合には、パルス長弁別装置のパルス
長検出回路は十分に長いすべてのパルスを通過させ、そ
れより短いすべてのパルスを抑制するパルス長検出段を
１個持てばよい。

受信部において各受信信号の長さに依存して多くの異な
った機能を実行する場合には、パルス長弁別装置のパル
ス長検出回路は並列および／または直列に配列可能な上
記の機能に対応する数のパルス長検出段を含まなければ
ならない。上記各検出段は他の予め指定された制限値を
上回るか、下回るかを検査し、受信パルス長が上記検出
段に関する制限値を越えたときにのみ出力信号を送出す
る。このようなパルス長検出回路の各種パルス長検出段
に指定された全制限値を以下「第１」制限値と称する。

これらの信号は各種長さの情報信号パルスを互いに分離
し各種の使用に供給するのに用いられる。

上記パルス長弁別装置の適用例は西独特許出願Ｐ　３５
２８８３９．５に記述されている。この例では１個のケ
ーブルを介して測定部の選択装置にプログラマブル・ア
ドレス可逆カウンタ用計数信号とセット信号が供給され
、これらの信号はその時間長に従って区別される。更に
上記ケーブルを介して個々の測定装置のアドレス可逆カ
ウンタ用計数パルスとセット・パルスが転送され、これ
らの信号もまたその時間長のみによって互いにならびに
選択装置用設定パルスおよび計数パルスから区別される
。選択装置は測定装置用の本質的により短いパルスに反
応してはならないので各選択装置にパルス長弁別装置が
備えられる。この弁別装置は所定の２個の第１制限値の
うちの小さい値より短いすべてのパルスを抑制し、他方
、より長いパルスを他の予め指定された「第１」制限値
によって２種類に分類する。第１の種類のパルスは第２
の種類のパルスよりも短いが、ここでは「プログラマブ
ル可逆カウンタの継続計数」機能実行に使用され、第２
の種類のパルスは「プログラマブル可逆カウンタをプロ
グラム指定された初期計数値に設定」する機能の始動に
使用される。同様なパルス長弁別装置は実際に長い選択
装置用パルスを供給されない各測定装置にも設けられる
が、ここでは「極めて短い」計数パルスと「やや短い」
セット・パルスとの間における「短い」パルスの分類の
みが必要である。

上記に関して「パルス」とはパルス・メツセージのパル
スおよびパルス列として転送される２進データ（語）と
解されるべきである。この２進語では各２進表示位置は
転送された情報に従って休止電位もしくは作動電位、ま
たは論理ゼロもしくは論理１に設定され得る。上記の場
合、２個以上の連続２進位置が論理１に設定されると長
さの異なる各種の「パルス」が、まな２個以上の２進位
置に論理０が連続することによって長さの異なる間隔（
インタバル）が発生する。このような２進語に含まれた
情報をデコード可能とするためには、パルス長検出回路
と間隔長検出回路を使用して種々のパルス長と間隔長を
検出し正確に分類することが必要である。

しかし上記および他の多くの適用例において情報パルス
転送信号線には偽信号が現われるという問題がある。こ
の偽信号は殆どの場合誘導性結合から生じ、電圧ピーク
またはパルスを生成させる。このパルスは信号線の休止
電位に関連し、この電位は情報パルスの論理値０に対応
し、これはたとえば接地電位でもよいし、正でも負でも
あり得る。長距離の信号線および／または動力車輌等の
ように、偽信号による雑音の極めて高い環境において、
情報パルスの受信と弁別および上記パルスによって起動
される各種機能への関連づけは上記偽信号により困難に
または不可能にすらされる。

発明の概要発明の目的上記問題に対しこの発明の目的は、情報信号パルスを受
信するための入力信号線が偽信号によって高雑音状態に
されている場合にも、各種長さの情報パルスを満足すべ
き状態で処理しかつその時間長に従って各種機能に正確
に対応づけることの可能なパルス長弁別装置を提供する
ことである。

発明の構成２作用および効果上記課題の解決のためこの発明は、複数個の電気パルス
を受信するパルス長検出回路を有するパルス長弁別装置
であって、上記パルス出現時に上記パルス長弁別装置の
入力接続部の電位はその都度休止電位から作動電位へ、
その後再び上記休止電位に戻り、上記検出回路は１個以
上のパルス長検出段を含み、上記検出段は上記各パルス
の時間長を険出し、受信パルスの上記時間長が第１の予
め設定可能な制限値よりも大きい場合にのみ出力信号を
供給する構成のパルス長弁別装置において、上記パルス
長検出回路に直列に、偽信号抑制部が接続されているこ
とを特徴とする。

この発明による解決策は、信号線を介して結合される偽
信号のスペクトルには一般に低い周波数の限度があり、
この制限未満では偽信号発生の可能性が非常に低いとい
う考察に依拠している。予め指定可能な「第１」制限値
を上回る時間長のパルスのみがある機能を起動させ、よ
り短いすべてのパルスが抑制される場合には、この制限
値は上記限度周波数の逆数より明らかに大きい値に選択
される。長さの異なる各種情報パルスが異なる各種機能
を起動する場合であって、すなわち複数の「第１」制限
値が必要な場合には、上記「第１」制限値の最小値は上
記逆数よりも明らかに太き（なるように選択される。対
応する長さの情報パルスの生成によって、最短情報パル
スを最大長の偽信号よりも長くでき、したがって偽信号
抑制部によってこれらの信号を分離できる。

この発明による信号分離の実施の第１ステツプは、パル
ス長検出回路に直列接続された偽信号抑制部にパルス間
隔検出回路を設けることである。

この間隔検出回路により連続する２個のパルスの間隔長
が得られ２両パルスが偽パルスであるか。

偽信号によって切断された情報信号部分であるかが決定
できる。後者の現象は、パルス長弁別装置の入力信号線
上を情報パルスが転送されているときに情報パルスの符
号と逆の符号を持つ偽信号と結合する場合に発生する。

これらの偽信号は情報信号を２個以上の部分パルスに分
断し、その結果１部分パルスの時間長はそれぞれ（最小
の）「第１」制限値を下回るので、パルス長検出回路は
これらを誤まって偽信号と見なし抑制してしまう。

上記の妨害を十分に′除去するためこの発明のパルス長
弁別装置の望ましい展開では、パルス間隔検出回路を「
間隔除去部」として構成する。すなわち第２の予め設定
可能な制限値未満の時間長のパルス間隔を除去する。上
記第２制限値は（最小の）「第１」制限値より低く望ま
しくは上記第１制限値の約５０％である。上記間隔除去
部は第２制限値より短い２個以上の間隔によって分離さ
れた２個以上の短い（個々の）パルスが供給されたとき
にのみ対応する長さの１個の出力パルスを送出する。し
たがって偽信号によって切断された情報パルスは間隔除
去部で再び１個の長いパルスに変換され、このパルスは
後続するパルス長検出回路によって正しく認識され秩序
づけられる。

特に偽信号の影響が強く現われる場合、つまり出力信号
線上に情報信号の存在しない状態で第２制限値より短い
時間間隔を持ついくつかの連続する短いパルスが結合さ
れた場合には９間隔検出部は上記偽パルスから（最小の
）第１制限値より長い疑似情報パルスを生成し、したが
って誤って対応機能が起動される危険が生じる。

上記危険をできる限り抑えるためにこの発明の他の特に
望ましい実施例では９間隔検出部に第２のパルス長検出
回路が接続される。この検出回路は上記第２制限値より
小さく、望ましくは上記（最小の）第１制限値の約１０
％に選択される第３の予め設定可能な制限値を下回る時
間長のすべてのパルスを抑制する。

」二紀方策は特に、誘導性偽信号結合では情報信号の存
在しない状態に現われる偽信号の間隔は上記パルスの時
間長と同程度であるという認識に依拠する。すなわち、
電流パルスの時間長が短くて間隔検出部による疑似情報
パルスの誤生成の危険がある場合、上記電流パルスの時
間長は短＜、シたがって間隔検出部の入力に到着する前
に第２のパルス長検出回路によって十分に抑制され得る
。

したがって９間隔検出部はこれらの短い電流パルスには
反応せず疑似情報パルス誤生成の危険は大きく低減され
る。加えて、第２のパルス長検出回路においては後続の
切替装置が第３制限値を上回るパルスにのみ反応し、よ
り短い全パルスに対しては不活状態のままであるように
働く。この反応動作阻止によって特にＣＭＯＳ切替回路
使用時には電流消費が極めて減少する。

さらに他の望ましい実施例によれば、偽信号抑割部は入
力回路としてシュミット・トリガを含み、このシュミッ
ト・トリガにはパルス長弁別装置の入力信号が供給され
、その入力閾値は情報パルスの作動電位に極めて近く、
たとえば正の情報パルスの場合には次のような電圧値に
設定される。すなわち、この電圧値は論理１に対応する
電圧値を僅かに下回る値である。

上記方策は低周波数および中間周波数の偽信号、すなわ
ち特に第２のパルス長検出回路を通過する電流は、一般
にパルス長弁別装置の入力端電圧を情報パルスの作動電
位に設定するほどの十分なエネルギを持たないという事
実に依拠する。つまり通常上記電流パルスは情報パルス
よりも明らかに低振幅であり、したがって第２のパルス
長検出回路に到達する前に上記シュミット・トリガで抑
制され得る。

偽信号と情報信号の弁別の一層の改善は、パルス長弁別
装置の入力端の電圧を、電位クランプ回路によって、情
報信号の存在しない状態において休止電位から情報信号
により引き起こされる電圧変動とは逆方向に変化させな
いようにすることで達成される。情報信号がたとえば接
地電位に対応する休止電位に対して正であれば、パルス
長弁別装置の入力端は電位クランプ回路によって接地電
位に対して明らかに負にならないようにされる。

電位クランプ回路は望ましくは、たとえば正の情報パル
ス受信時にはパルス長弁別装置の入力端電位が情報パル
スの作動電位を明らかに上回らないようにする構成とさ
れる。これにより情報信号の存在しない状態において、
情報パルスと同符号の偽信号のみが出現可能となり、一
方情報パルスの印加時にはパルス間隔の形態での偽信号
のみが出現可能となる。更に望ましくは、２個の対応す
る極性のダイオードからなるこのような電位クランプ回
路によって入力信号線に結合された構成要素を過電圧か
ら保護するので、この発明のパルス長弁別装置はこの点
で特に敏感なＣＭＯ３切替回路で容易に構成され、他方
特に電流消費が極めて低いという利点が得られる。

第２のパルス長検出回路の時間決定部は望ましくはアナ
ログ回路で構成されるが、この発明によれば間隔検出部
および／または第１のパルス長検出回路の時間決定部は
アナログ回路またはディジタル回路として構成され得る
。後者の場合、対応する制限値は、既知の所定周波数で
発振する発振器のクロック・パルスを計数するカウンタ
の対応するカウント値がデコードされるように予め設定
されるのが望ましい。このようなディジタル回路の電流
消費を可能な限り低く抑えるために、望ましくは発振器
は通常は発振しないで第２のパルス長検出回路の出力端
に処理対象パルスが出力されるときのみ発振可能となる
ようにする。このディジタル回路は、アナログ回路にお
いて必要でありかつ集積回路技術では製造困難なため通
常外部接続される容量を不要にする利点がある。他方、
アナログ回路は定義した時間が以下のように不都合にも
変動することがない利点を有する。すなわち、上記時間
内に部分的に実行される発振器の発振が完全な発振とし
てカウントされると、たとえば１ｏＯｋＨｚの発振が１
０μｓの誤差を生じることになる。

特に両パルス長検出回路の時間決定部は単純な場合、た
とえば遅延線等の遅延回路とＡＮＤゲートからなる。こ
の場合検出対象パルスはＡＮＤゲートの一方の入力に直
接供給され、他方の入力には遅延回路を介して入力され
るが、この遅延時間は主として上記制限値によって決定
される。しかしこの制限値が比較的高く選択されると、
場合によってはこれに必要な遅延線長に関して困難を生
ずる。特に上記の場合１時間決定部にはそれぞれ集積Ｒ
Ｃ回路が使用され、これに急勾配のパルス・エツジを得
るためにシュミット・トリガが接続される。

実施例の説明この発明の実施例を以下に添付図面を参照して詳述する
。

第１図はこの発明のパルス長弁別装置の第１実施例を示
し、信号処理が部分的にアナログ処理およびディジタル
処理される概略回路図である。

第２図は第１図のパルス長弁別装置の機能を説明するた
めの信号概略図である。

第３図はこの発明のパルス長弁別装置の第２実施例を示
すもので、信号処理は全てディジタル処理とした概略回
路構成図である。

第４図は第３図のパルス長弁別装置の機能を説明するた
めの概略信号図である。

第１図に示すパルス長弁別装置は第１パルス長検出回路
１を含み、この回路１は並列接続された２個のパルス長
検出段３，４を有する。検出段３は、パルス長弁別装置
の入力Ｅに、この例では１２０μｓに選択された第１の
予め設定可能な制限値τＩＡを上回る時間長を持つパル
スが受信される都度、出力Ａ１にパルス状信号を出力す
る。検出段４はこれに対し、入力Ｅに、ここでは６５０
μｓである他の予め設定可能な第１制限値τ１Ｂを上回
る時間長を持つパルスが現われると、出力Ａ２にパルス
状信号を出力する。

入力Ｅの情報信号に情報信号の繰返し率またはパルス幅
を明らかに下回る繰返し率またはパルス幅を有する偽信
号が混在している場合にも、第１パルス長検出回路１が
パルス長弁別装置の入力Ｅに供給されたパルスを正しく
処理６■能とするために、第１パルス長検出回路１は偽
信号抑制部に直列に接続され、この抑制部はダイオード
・クランプ回路６と第２パルス長検出回路７と間隔検出
部として構成されたパルス間隔検出または除去回路８と
を含む。

入力Ｅに供給される情報信号パルスは、以下では、論理
θとも呼ばれる休止電位が接地電位であり、論理１とも
称される作動電位が接地電位に対して正電圧であるとす
るが、抵抗１０を介してダイオード・クランプ回路６に
送られる。この抵抗１゜は、たとえば西独特許出願Ｐ　
３５２Ｇ　８３９．５に記載のように、上記のような測
定ケーブルへのパルス長弁別装置の応用に重要である。

このような構成においては、各選択回路と各測定部はこ
の明細書で記述されるタイプの半導体集積回路構造のパ
ルス長弁別装置を含む。抵抗１０はシステムの信頼性を
向上させるためのものであり、パルス長弁別装置内部で
接地への短絡が発生したときに入力Ｅを流れる電流を許
容可能値に制限する。

ダイオード・クランプ回路６は直列接続されかつその接
続点が信号線１４に結合された２個のダイオード１２．
１３を含む。ダイオード１２の陽極は情報信号パルスの
休止電位、すなわち上記例では接地電位に結合され、ダ
イオード１３の陰極は情報信号パルスの正の作動電位に
結合される。

特にハ１定ケーブルにおけるこの発明によるパルス長弁
別装置の望ましい適用例においては、入力Ｅに現われる
偽信号は誘導性結合により発生し。

電圧ピークまたは電圧パルスを含み、このパルスは接地
電位に対して交互に正と負を呈することが前提である。

ダイオード・クランプ回路６は信号の存在しない状態で
現われる全ての負電圧ピークをダイオード１２によって
短絡する。これに対し正の偽信号ピークまたは偽信号パ
ルスはシュミット・トリガ１９を経て次段の第２パルス
長検出回路７に達し得る。上記とは逆に情報信号パルス
が入力Ｅに供給されているときには、ダイオード１３は
正偽信号ピークの出現時このパルスの正作動電位が更に
」二昇するのを阻止する。これに対し負偽信号ピークは
上記情報信号出現時に信号線１４の電位を引下げるので
２時間長が実際に１２０μｓまたは６５０μｓの情報信
号は本質的にこれより短い２個以上のパルスに分断され
る。他の方策なしでは。

このパルスは第１パルス長検出回路１の両段３゜４によ
っては情報信号と認識されない。

これを避けるため以下に詳述するように、上記各間隔の
時間長が前述例でＢＯμＳに選択された第２の予め設定
可能な制限値τ２以下の場合、パルス間隔除去部８は２
連続パルス内の全ての隙間または間隔を除去する。さら
に他の手段がなければ、実際には信号不在状態で入力Ｅ
に出現する腹数個の密に連続する正偽信号は間隔除去部
８で１個の長いパルスに変換されてしまう。このパルス
は好条件では情報信号パルス長となり、すなわち少なく
とも両箱１制限値の小さい方τ１Ａを越え得る。

これを防ぐためダイオード・クランプ回路６と間隔除去
部８との間に第２パルス長検出回路７を設ける。この検
出回路７はこの例ではｌＯμｓに選択された第３の予め
設定可能な制限値τ３を下回る時間長を持つ全ての正入
力信号を抑制する。

第１図に示すように第２パルス長検出回路７は時間設定
要素として１０回路を有し、この１０回路は充電抵抗１
Ｂと容量１７を含み、その時定数によって第３制限値τ
３が決定される。容ｆｌＬ７の一方の接続部は接地電位
に結合され、他方の接続部は一方では充電抵抗１６に、
他方ではシュミット・トリガ１８の入力に結合される。

このシュミット・トリガ１８はＲＣ回路１６．１７を介
して平滑となったレベル変化を再び急峻なパルス・エツ
ジに変える。ＲＣ回路１（１，１７の信号入力端として
の充電抵抗１６の入力側の接続部には、信号路１４に現
われる信号が第２パルス長検出回路７の前に接続された
シュミット・トリガ１９を介して供給される。このシュ
ミット・トリガ１９は特に情報パルスの振幅より低い振
幅の中／低周波数偽信号を抑制するために設けられてい
る。この目的のためシュミット・トリガ１９のオン閾値
は情報パルスの作動電圧を僅かに下回り、したがって本
質的に情報パルスにのみ越され得るように選択される。

しかしシュミット・トリガ１９のオン閾値を上回るに十
分な振幅を有する中／低周波数偽パルスもシュミット・
トリガ１９によって著しく短縮される。これはシュミッ
ト・トリガ１９はこのパルスのなだらかに上昇する前縁
の終端部で初めて反応するからである。これにより上記
パルスは短縮され次段の第２パルス長検出回路７によっ
て抑制されるか、またはパルス間の間隔が拡大され２間
隔除去部８によりこの間隔がもはや抑制されなくなり第
１パルス長検出回路１がこのパルスを最終的に抑制する
という確率が高くなる。

容ｆｆ１１７に並列に切替可能スイッチ２０と放電抵抗
２１とを含む直列回路が設けられる。放電抵抗２１の抵
抗値は充電抵抗１Ｂの抵抗値より本質的に低く。

たとえば１００分の１程度に選択される。スイッチ２０
は第２シユミツト・トリガ１９の出力信号により、信号
不在状態では閉状態に、正パルス印加時には開状態とな
るように制御される。このようにして容ｆｆ１１７は各
パルスの終端で急速に放電され。

したがって第２パルス長検出回路７に極めて高速の連続
短パルスが供給されたときに、上記各パルスに対して時
定数τ３が適用され、この時定数が先行パルスにより容
量１７内に残存する残留電荷によって短縮されることは
ない。

シュミット・トリガ１８の出力はＡＮＤゲート２３の一
方の入力を制御し、他の入力は第２シユミツト・トリガ
１９の出力側に直接結合される。ＡＮＤゲート２３はシ
ュミット・トリガ１９から送信される正パルスが時定数
τ３を越える場合に初めて正出力信号を出力する。すな
わち、容量１７が充電抵抗１６を介して正電位に充電さ
れ、論理０を出力している第１シユミツト・トリガ１８
が丁度論理１に切替えられる場合である。より短いすべ
てのパルスは第２パルス長検出回路７により抑制され次
段の間隔除去部８には到達しない。第２シユミツト・ト
リガ１９から供給される十分に長い各パルスの始期にお
いてＡＮＤゲート２３は実用上同時にシュミット・トリ
ガ１８と共に切替る。上記パルスの終端でのみＡＮＤゲ
ート２３は直ちに切替り、他方シュミット・トリガ１８
の出力は、容ｆｌ１７が閉状態のスイッチ２０と放電抵
抗２１を介して十分に放電した時のみ再び論理Ｏに戻る
。上記の望ましい適用例では、パルス長弁別装置はＣＭ
ＯＳ技術による集積回路により構成されるのが望ましい
。上記技術によって製造される切替可能スイッチは閉状
態においてもかなり高い残留抵抗を有しこの抵抗は広範
囲に変化し得る。ＡＮＤ回路２３は、シュミット・トリ
ガ１９からのパルスの立上りエツジが直ちに次段の間隔
除去部８に渡されスイッチ２０の正確には分らない残留
抵抗の由に同様に正確には分らない遅延を受けないよう
にするために設けられる。

第２パルス長検出回路７の出力パルスは、信号線２４と
インバータ２５とを介して、充電抵抗２６と容ｆｆ１２
７からなる間隔除去回路８の１０回路に供給される。こ
の１０回路の出力信号は反転動作を行なうシュミット・
トリガ２８により再び方形パルスに変換される。１０回
路の容量２７に並列に切替可能スイッチ２９とこれに直
列の放電抵抗３０が設けられる。放電抵抗３０の抵抗値
も充電抵抗２６の抵抗値より本質的に低く、容量２７は
充電時間τ２に比して極めて短時間に放電可能である。

この放電の意味は、密な連続パルスの間隔においてもこ
れらの各間隔に対してＲＣ回路の時定数全体が適用され
るようにすることである。この放電は信号線２４に現わ
れる各パルスの始期にモノフロップ動作を行なうフリッ
プフロップ３２によって実施される。このフリップフロ
ップ３２のクロック入力は信号線２４と結合しここに出
現するパルスの立上りエツジで作動する。フリップフロ
ップ３２のＤ入力は常に正電位にあり、フリップフロッ
プ３２のトリガ時クロック入力を介してＱ出力に論理１
が現われる。この論理１は一方ではスイッチ２９を切替
え、他方抵抗３３を介して既に放電した容量３４を充電
する。この容量３４は抵抗３３に結合された接続部がフ
リップフロップ３２のリセット入力に結合されている。

したがってフリップフロップ３２のセット後Ｑ出力に出
現する論理１はＲＣ回路３３．３４の時定数で決定され
る時間後にフリップフロップ３２のリセット入力に与え
られ、フリップフロップ３２はリセットされる。ＲＣ回
路３３．３４の時定数は切替可能スイッチ２９と放電抵
抗３０を介しての容量２７の放電時定数を確実に上回る
ように選択される。すなわち、スイッチ２９は信号線２
４上へのパルス出現後も信号不在時に完全に充電された
容量２７が確実に放電されるまでは確実に閉状態を保つ
。信号線２４に現われる正パルスの立上りエツジも、ス
イッチ２９が閉じることによって反転動作を行なうシュ
ミット・トリガ２８に立下りエツジとして極めて高速で
供給される。シュミット・トリガ２８の出力信号は上記
動作により論理０から論理１に変換される。シュミット
・トリガ２８の出力はＯＲ回路３５の一方の入力を制御
し、他方の入力は信号線２４に直接結合される。ＯＲゲ
ート３５は上記ＡＮＤゲート２３と同様に信号線２４に
現われるパルスの前エツジが第１パルス長検出回路１へ
の信号線３７に直ちに供給されるように働き、これによ
って閉状態のスイッチ２９の不明の残留抵抗によって生
じ得る不明の遅延は上記エツジ部に何の作用も及ぼさな
い。

ＲＣ回路３３．３４の時定数は非常に短いのでスイッチ
２９は極めて高速に再び開かれる。上記時刻後に信号線
２４に現われるパルスの終了後、インバータ２５の出力
に正電位が現われ充電抵抗２６を介して容量２７を徐々
に充電する。直前に終了したパルスと後続パルスとの間
の間隔が、ＲＣ回路２６。

２７の時定数により決定される上記の例では６０μｓと
した第２制限値τ２を越える場合１反転動作を行なうシ
ュミット・トリガ２８の入力の電位はシュミット・トリ
ガ２８の出力を再び論理０に戻す値になる。信号線２４
上に現われるパルスの終了によってＯＲ回路３５の両入
力はもはや論理０ではなくなるので信号線３７に与えら
れるパルスも終了する。

これに対して信号線２４上の連続する２個のパルスの間
隔が第２制限値τ２未満である場合には。

上記これらのパルスのうちの第１番目のパルスの終了時
には、ＯＲゲート３５の一方の入力の論理１は消えるが
、このゲート３５の出力の論理１は１反転動作をするシ
ュミット・トリガ２８の論理１に留まっている出力信号
によって保持される。この場合、信号線２４にはフリッ
プフロップ３２を立上りエツジでトリガする別のパルス
が現われるので。

シュミット・トリガ２８の出力が論理１から論理０に降
下する前にスイッチ２９は閉状態になり、容量２７は再
び完全に充電されＯＲゲート３５の出力信号に変化は生
じない。つまり連続する２個のパルス間のＢＯμＳ以下
である間隔はＯＲゲート３５の出力端で抑制される。信
号線２４上の互いに分離した２個のパルスの代りに、信
号線３７上には２個のパルスの第２番目のパルスの終端
を越えて時定数τ２だけ遅延された１個のパルスが現わ
れる。

この信号線３７に現われるパルスはインバータ３８を介
して第１パルス長検出回路１に供給され、インバータ３
８の出力は一方では信号整形動作を行なうシュミット・
トリガ４０の入力側に供給され、他方ではモノフロップ
として接続されたフリップフロップ４１のクロック入力
をトリガする。

シュミット・トリガ４０の８カは両パルス検出段３．４
の入力を同時に制御する。これらの検出段３．４はＲＣ
回路４３．４４と４５．４６および対応するＲＣ回路の
出力信号を方形パルスに変換する反転型シュミット・ト
リガ４８と４９を含む。両ＲＣ回路４３、４４と４５．
４０の時定数は、パルス長検出回路１に供給される入力
パルスが１２０μｓを上回る場合にのみ検出段３の出力
Ａ１に出力信号が現われ。

パルス長検出回路１に供給されるパルスが８５０μｓを
上回る場合にのみ検出段４の出力Ａ２に出力信号が現わ
れるようにそれぞれ選択される。

両容！４４．４８に並列に切替可能スイッチ５１．５２
と、これらに各々直列に接続された放電抵抗５３゜５４
がここでも設けられる。さらに放電抵抗５３．５４の抵
抗値は対応する再充電抵抗４３．４５の抵抗値よりも本
質的に低い。

両スイッチ５１．５２は通常開状態であり、信号線３７
上の各パルスの終端でのみ両容ｆｆ１４４．４８が確実
に完全に放電するまでの短期間閉状態になる。したがっ
て第１パルス長検出回路１に多数の高速連続パルスが入
力された場合に、各パルスに対してその都度対応ＲＣ回
路の時定数全体が使用され。

先行パルスにより容ｆｆ１４４．４８に残存する残留電
荷によって時定数が短縮されないことが確実になる。こ
の目的のためスイッチ５１．５２はフリップフロップ４
１のＱ出力によって制御される。フリップフロップ４１
は信号線３７上の各パルスの終端でインバータ３８に供
給される立上りエツジによってセットされ、ＲＣ回路５
６．５７の時定数で決定される時間後目動的にリセット
される。この時定数はＲＣ回路３３．３４の時定数と同
様の方法で選択される。

第２パルス長検出回路７およびパルス間隔抑制回路８の
対応するＲＣ回路の両容ｆｆ１１７および２７と対照的
に１両会ｆｆ１４４．４８の各接続部は接地電位でなく
この場合体止電位である正電位に置かれる。

このような接続形態は使用する信号レベルのみに依存す
る。シュミット・トリガ４０として反転型シュミット・
トリガを使用すれば２両会ｆｆ１４４．４６は容ｆｆ１
１７．２７について述べたのと同様に接続される。この
場合入力ＡＩ、Ａ２に正パルスを得たいときにはシュミ
ット・トリガ４８．４９は反転型であってはならない。

論理レベルを逆にした場合には、容１１１７．２７の対
応接続部は接地電位でなく正電位に置かれる。

第２図は第１図の各位置で発生する信号を示す。パルス
長弁別装置の入力Ｅに、先ず情報信号不在状態で偽信号
が出現し９次に偽信号によって分断された１４０μｓ長
の情報信号が現われ、最後に７００μＳ長の妨害を受け
ない情報信号パルスが与えられるものとする。第２図の
最上段の５ｔ１９はシュミット・トリガ１９の出力に現
われる信号を示す。情報信号不在時に入力Ｅに出現する
偽信号は上記クランプ用ダイオード回路６の効果により
シュミット・トリガ１９に正電圧パルス６０のみを生成
する。このパルス６０は約８μｓの長さとされている。

１４０μｓ長の情報パルスは妨害によって２個の部分パ
ルス８１と６２に切断され、このうちの第１パルスは約
１５μｓ、第２パルスは約１２０μｓの長さで１両パル
スは約５μｓ長のパルス間隔で分離されている。第２図
の第２部分パルスＢ２は省略記号で明示するように極め
て短縮されている。同様に後続の７００μｓ長の第２情
報信号パルスＢ３も大いに短縮されていて、この場合の
省略部分の時間長はパルスＢ２よりもかなり長い。

第２図にＲＣｌＢ、１７として示す第２段は、シュミッ
ト・トリが１８の入力に結合されるＲＣ回路１６、１７
の出力端での電圧変化を示す。パルス６０の入力前には
スイッチ２０が閉状態で、したがって容ｆｆ１１７が完
全に放電しているのでこの電圧は接地電位に等しい。パ
ルスＧＯによってスイッチ２０が開かれるとＲＣ回路１
６．１７の出力端電圧は上昇し始める。しかしパルス６
０はＲＣ回路１６．１７に規定される第３の制限値τ３
を下回るので、ＲＣ回路１６゜１７の出力端電圧はシュ
ミット・トリガ１８の閾値ＥＳに達せず、シュミット・
トリガ１８の出力電圧は第２図の５ｔｌＢの段に示すよ
うに論理Ｏのまま不変である。この論理０によつてＡＮ
Ｄゲート２３は閉状態となり、偽パルス６０は第２パル
ス長検出回路７によって抑制される。パルス６０の立下
り直後にスイッチ２０は再び閉状態になり容量１７は放
電抵抗２１を通して急速に放電される。この状態を第２
図のＲＣｌＢ、１７の段に零電位への電圧降下として示
すが、これは先行する電圧上昇よりも急角度である。

後続の第１部分パルス６１の立上りエツジの始期と共に
ＲＣ回路１６．１７の出力端電圧も再び上昇を始める。

部分パルス６１は１５μｓ長で第３制限値τ３を上回る
ので１時点６５での電位はシュミット・トリガ１８のオ
ン閾値ＥＳに達する。シュミット・トリガ１８は、第２
図の５ｔ１８の段に示すように、ＡＮＤゲート２３の一
方の入力に論理１を印加する。ＡＮＤゲート２３の他方
の入力には部分パルス６１が印加されるので、ゲート２
３の出力にはＧ２３の段に示すパルス６６が現われる。

このパルス６Ｇは第１部分パルス６１と同時に消滅する
。画部分パルス６１と６２を分離するパルス間隔によっ
てスイッチ２０が再び開かれるので、ＲＣ回路ｔｏ、　
１７の出力電圧は急降下し１時点６７でシュミット・ト
リガ１８のオフ閾値ＡＳを下回り、ＡＮＤゲート２３の
制御対象入力に論理０が供給される。

僅か後に続く第２部分パルス６２の立上りエツジと共に
容量１７は再充電を始め、ＲＣ回路１８．１７の出力電
圧は時点６８で再びシュミット・トリガ１８のオン閾値
ＥＳを上回り、シュミット・トリガ１８は論理１をＡＮ
Ｄゲート２３の制御対象入力に供給する。部分パルス６
２によってＡＮＤゲート２３の他の入力も論理１になる
ので、このゲートの出力にはＧ２３の段に示すパルス６
９が現われる。

第２図のＧ２３段から特に分るように、第２パルス長検
出回路７は各供給入力パルスを約ｌｏμＳ短縮するので
、出力パルス８Ｂ、　［ｉ９を分離するパルス間隔は部
分パルス６１と６２の間隔よりも約１０μｓ長くなる。

通過パルスの短縮が不要のときには、この発明によりた
とえば第２パルス長検出回路７と間隔除去部８との間に
「再生回路」を設けるとよい。この再生回路は時定数ｌ
ＯμＳのモノフロップとＯＲゲートからなり、その通過
パルスが間隔除去部８に供給される前に当初の長さに戻
るようにする。

ＡＮＤゲート２３の出力信号は信号線２４を介して間隔
除去部８のインバータ２５に達し、第２図の１２５の段
に示すように、単純に反転される。特にＡＮＤゲート２
３の出力信号はフリップフロップ３２のクロック入力に
供給される。フリップフロップ３２はパルスＢ６または
６９の立上りエツジでトリガされ、続いてＱ出力に正パ
ルス７０または７１をそれぞれ出力するが、これらのパ
ルスの時間長はＲＣ回路３３．３４によって決定される
。上記各パルスによりスイッチ２９は容量２７が予め完
全に充電されていればこれが確実に完全に放電されるだ
けの短時間閉状態になる。これにより、パルス７０の出
現時。

第２図のＲＣ２Ｇ、２７に示すＲＣ回路２（１，２７の
出力信号は急速に論理１から論理０に降下する。ここで
シュミット・トリガ２８のオン閾値ＥＳは８反転型シュ
ミット・トリがか使用されているので、零電位を僅かに
上回る程度である。ＲＣ回路２８．２７の出力電圧がこ
のオン閾値ＥＳを下回ると、シュミット・トリガ２８の
出力信号は、第２図の５ｔ２８の段に示すように、論理
０から論理１に変わる。

この下の段のＩ　３８はインバータ３８の出力信号でＯ
Ｒ回路３５の出力信号を単に反転したものである。この
ＯＲ回路３５は、信号線２４に直接結合された入力を介
してＧ２３の段に示すパルス６６を受信し、実用上妨梼
を生ずることなくインバータ３８に供給するので、イン
バータ３８の出力信号はパルス６Ｂの立上りエツジと実
用上同時に論理１から論理０に切替る。パルス００の立
下りエツジの出現時においてシュミット・トリガ２８は
ＯＲ回路３５の第２入力を論理１に設定しているので、
ＯＲ回路３５の出力の論理１はパルス６６が消えても保
持され、インバータ３８の出力信号は論理０のまま不変
である。

ＲＣ２６，２７の段に示すようにＲＣ回路２６、　’２
７の出力電圧はパルスＢ６の終端と共に上昇し始める。

これはインバータ２５の出力の論理１によって容量２７
が充電抵抗２６を介して徐々に充電されるからである。

しかし両パルス８６と６９を分断するパルス間隔が短い
のでパルス７Ｉの出現までに達した電圧はシュミ・ット
・トリガ２８のオフ閾値ＡＳを下回ったままであり、Ｒ
Ｃ回路２８．２７の出力信号はパルス７１によるスイッ
チ２９の閉によって高速で論理０に降下する。すなわち
シュミット・トリガ２８は。

ＯＲ回路３５およびこれの後段にあるインバータ３８と
に同様に、パルス６６と６９を分離するパルス間隔には
余り反応しない。つまり信号線３７上で部分パルス６１
と６２を分離するパルス間隔に対する第２パルス長検出
回路７の反応は抑制されるので１間隔除去部８の出力端
において画部分パルス６１．８２の代りに１個の連続出
力パルスが現われ、このパルスはインバータ３８の反転
出力パルス７５に反映する。

第２部分パルス６２の立下りエツジはスイッチ２０を閉
止させ容量１７は急速に放電する。ＲＣＩ８．１７の段
に示すように、Ｒｅ回路１８．１７の出力電圧は時点７
Ｂでシュミット・トリガ１８のオフ閾値Ａｓを下回り、
シュミット・トリガ１８の出力信号は論理０に降下する
。第２部分パルス６２はＡＮＤゲート２３に直接送出さ
れるので、ゲート２３の出力パルス６９は第２部分パル
ス６２と実用上同時に消滅する。

これによってインバータ２５の出力信号は論理１になり
、Ｒｅ回路２８．２７の出力電圧は容ｆｆ１２７が徐々
に充電されるので徐々に上昇し始める。パルス８２の終
端後他のパルスが長時間現われないのでＲｅ回路２８．
２７の出力電圧は時点７７でシュミット・トリガ２８の
オフ閾値ＡＳを上回り、シュミット・トリガ２８の出力
信号は論理０に降下する。この時点でＯＲ回路３５の他
方の入力に供給されていたＡＮＤゲート２３の出力パル
ス６９は既に消滅しているので、ＯＲゲート３５の出力
信号はシュミット・トリガ２８の出力信号と同時に論理
Ｏに降下しパルス７５は終了する。

第１図に関連して述べたように、インバータ３８の出力
信号は１反転動作を行なわないシュミット・トリガ４０
を通して実用上妨害なく９両ＲＣ回路４３．４４と４５
．４０の入力側に供給される。第２図のＲＣ４３，４４
の段に示すように、先ず論理１に設定される１０回路４
３．４４の出力信号はパルス７５の前エツジによって徐
々に降下する。１０回路４３゜４４の時定数は、後段の
反転型シュミット・トリガ４８に供給されるパルスが上
記の２個の第１制限値の一方すなわちτ、Ａ−１２０μ
Ｓよりも大きい時間長を持つときにのみ１０回路４３．
４４の出力電圧がシュミット・トリガ４８のオン閾値Ｅ
Ｓを下回るような値に選択される。このオン閾値ＥＳを
下回る様子は第２図のＲＣ４３，４４の段の時点７８に
示される。Ａ１の段が示すようにこの時点で第１パルス
長検出回路１の検出段３の出力Ａ１は論理０から論理１
になり、したがフて次処理用に供給され得る出力パルス
が送出される。

パルス７５の前エツジでＲｅ回路４５．４８の容量も充
電されるので、　ＲＣ４５，４Ｂの段に示すＲｅ回路４
５、４８の出力電圧は徐々に降下する。しかしながら、
この時定数は他方の第１制限値τ１Ｂ−８５０μｓと等
しくされているので、この出力電圧は反転型シュミット
・トリガ４９のオン閾値ＥＳを下回らずパルス７５に対
して出力端Ａ２は何の反応も示さない。

パルス７５の後エツジは、ＦＦ４１の段に示すパルス８
１を出力するフリップフロップ４１をトリガする。パル
ス８１の時間長はＲｅ回路５８．５７で決定され９両ス
イッチ５１．５２はパルス８１によって閉じられ、した
がって容量４４と４６は急速に放電する。この際ＲＣ回
路４３．４４の出力電圧は時点８２でシュミット・トリ
ガ４８のオフ閾値ＡＳを上回り、シュミット・トリガ４
８の出力信号は論理１から論理０に降下しこれによって
パルス８０は終了する。Ｒｅ回路４５．４８の出力信号
は反転型シュミット・トリガ４９の出力を変化させるこ
となく論理１に戻る。

要するにこの発明のパルス長弁別装置は１４０μｓ長の
情報信号に対しこれが妨害により２個の部分パルス６１
と６２に分断され、いずれの部分パルスも第１パルス長
検出回路１の検出段３によって指定される制限値τＩ　
Ａ’上回るには十分な長さを有しない場合でも適当な方
法で出力Ａ１に出力信号パルス８０を生成するように動
作する。

第２図の右半分に示す７００μｓ長の情報パルスに対し
て、第２パルス長検出回路７と間隔除去部８の個々の構
成要素、インバータ３８．シュミット・トリガ４０．フ
リップフロップ４１および第１パルス長検出回路１の検
出段３は第２部分パルス６２に関して述べたのと同様な
仕方で応動する。特にインバータ３８の出力には負パル
ス８５が再び現われるが、このパルスの前エツジはパル
ス６３の前エツジに対して約ｌＯμＳ遅延している。パ
ルス８５の前エツジのところで容ｆｆ１４４と４６は充
電を始め、ＲＣ回路４３．４４と４５．４Ｇの出力電圧
は降下し始める。

この場合ＲＣ回路４３．４４の出力電圧は先ず対応する
シュミット・トリが４８のオン閾値を下回る。これは第
２図のＲＣ４３，４４には示されていないが。

この時点が第２図に示されない時間領域に含まれるから
である。しかしＡ１の段からシュミット・トリガ４８の
出力信号は図に示されない時間後これ迄の論理０から論
理１に上昇していることが分る。第２図のＲＣ４５，４
Ｂの段に示されているように、パルスＢ３または８５に
よるＲＣ回路４５．４８の出力端の電圧降下は反転型シ
ュミット・トリガ４９のオン閾値ＥＳを時点８６で下回
るのに十分な期間続行するので、出力Ａ２においても出
力パルス８７が生成される。パルス８７は他方の第１制
限値τＩＢ”６５０μｓを上回る時間長の情報パルス６
３がこの発明のパルス長弁別装置に供給されたことを示
す。

パルス８５の後エツジはさらにフリッププロップ４１を
トリガし、フリップフロップ４１は続いてパルス８８を
送出する。このパルス８８によってスイッチ５１、５２
が閉じられて容ｆｆ１４４．４８が放電する。これによ
りＲＣ回路４３．４４または４５．４６の出力電圧が対
応するシュミット・トリガのオフ電圧ＡＳを上回ればシ
ュミット・トリガ４８と４９は再び論理０となりＡ１と
Ａ２の出力パルスは消滅する。

第３図に示すこの発明によるパルス長弁別装置の実施例
は、入力Ｅに現われる信号を同様に保護抵抗１０を介し
て受信する。この抵抗は第１図に示す保護抵抗１０に関
して説明したのと同様な機能を有する。クランプ用ダイ
オード回路６．シュミット・トリガ１９および第２パル
ス長検出回路７も第１図に関して記述したものと同一の
構成で同一の機能を持つので、ここでは同一回路要素に
は同一参照符号を与え１重複を避けるため詳細について
は上記説明を参照されたい。

これに対して第３図の間隔除去部として働くパルス間隔
検出回路８°と第１パルス長検出回路１°は純粋にディ
ジタル回路として構成されている。

この実施例でも１０μＳ長を越える長さのパルスが入力
Ｅに供給されるそのつどＡＮＤゲート２３から信号線２
４を介して出力される正パルスは、一方では間隔カウン
タ９０の４個の出力Ｑ１〜Ｑ４に論理０が出るように間
隔カウンタ９０をリセットする。出力Ｑ１〜Ｑ４は４個
のインバータ９１〜９４により各々反転され論理１とし
てＡＮＤゲート９５の４個の入力に供給されるが、ＡＮ
Ｄゲート９５の第５入力は信号線２４と結合されている
。これにより信号線２４上の各正パルスはフリップフロ
ップ９６のセット入力に結合されたＡＮＤゲート９５の
出力に到達する。フリップフロップ９６は記憶回路とし
て働き、これは非セツト状態では１間隔除去部８の出力
パルスの休止電位に対応する電位つまり論理１をＱ出力
に供給する。しかし、ＡＮＤゲート９５に供給されたパ
ルスによってフリップフロップ９６はセットされるので
、そのＱ出力には間隔除去部８°の出力パルスの作動電
位に対応する電位すなわち論理Ｏが現われる。発振器９
７のＥＮＡＢＬＥ入力に論理０が供給されると発振器９
７は作動可能にされ、比較的高い周波数１００ＫＨｚで
発振を始め。

最初に出力端にたとえば５μｓの半周期間論理０が現わ
れ続いて５μｓ長の正クロック・パルスが続く１等の動
作を行なう。発振器９７で生成されるクロック・パルス
はインバータ９８を介して間隔カウンタ９０のクロック
入力に達する。しかじカウンタ９０がリセット入力に印
加されたＡＮＤゲート２３の正パルスによりリセット状
態に保持されている限り、上記のパルスを計数できない
。フリップフロップ９６のセット入力端に留っていた上
記パルスが終了すると２間隔カウンタ９０は作動可能と
なり、インバータ９８によって立上りエツジに変換され
た発振器９７のクロック・パルスの立下りエツジの計数
を始める。間隔カウンタ９０のカウント値が６すなわち
発振器９７の１００ＫＨｚのクロック周波数では６０μ
ｓの時間になると、出力Ｑ２とＱ３に各々論理１が現わ
れる。このカウント状態はＡＮＤゲート９９によって確
認される。ＡＮＤゲート９９はデコーダ／リセット回路
として働き、上記カウント値でリセット信号をフリップ
フロップ９６のリセット入力に送出する。ＡＮＤゲート
９９がカウント値４のときに誤って短い信号を出力しな
いようにするために１間隔カウンタ９０の出力Ｑ３から
の論理１はＡＮＤゲート９９に直接には送られないで２
個のインバータ９３と９３ａを介して供給される。ＡＮ
Ｄゲート９９からのリセット信号によりフリップフロッ
プ９６のＱ出力に論理１が現われこれによって発振器９
７は停止される。

しかし信号線２４上の正パルスに続くパルス間隔が６０
μｓ未満であり間隔カウンタ９０のカウント状態が６に
達しない場合には１間隔カウンタ９０は信号線２４上の
パルス間隔に続くパルスによって再びリセットされるが
フリップフロップ９６はリセットされない。したがって
発振器９７は発振を続け、信号線１００を介して第１パ
ルス長検出回路１°にクロック・パルスを供給し続ける
。

パルス長検出回路１゛はここでも２個の出力Ａ１とＡ２
を有し、予め与えられた第１制限値τ、Ａ’−１２０μ
ｓまたは所定の他の第１制限値τ１Ｂ’−４１０μｓを
上回る長さのパルスが入力Ｅに供給されるたびに出力パ
ルスを送出する。

これを認識するため第１パルス長検出回路１゜は、信号
線１００を介して発振器９７のクロック・パルスがカウ
ント入力として受信されるパルス長カウンタ１０１を含
む。これらのクロック・パルスはフリップフロップ１０
２のリセット入力にも入力し、フリップフロップ＋０２
は最初のパルスによってリセットされＱ出力に論理Ｏが
現われ、ＡＮＤゲート１０３を閉じる。ＡＮＤゲート１
０３の第２入力には同様に発振器９７のクロック・パル
スがインバータ１０４を介して供給される。しかしフリ
ップフロップ１０２がリセット状態である限りＡＮＤゲ
ート１０３の出力は論理０であるので、パルス長カウン
タ１０１のリセット入力は解放される。したがってこの
カウンタ１０１は信号線２４上の正パルス出現後の最初
の発振器出力信号から発振器９７のクロック・パルスの
立下りエツジの計数を始める。

指定された画策１制限値τ　゛またはτ　°に対ＩＡ　
　　　　　ＩＢ応するパルス長カウンタ１０１のカウント値は２個のＡ
ＮＤゲート１０５および１０Ｂを介して確認される。こ
れらのゲートはデコーダ／セット回路として働き、メモ
リ回路としてのフリップフロップ１０７および１０８に
対してパルス長カウンタ１０１が上記確認されたカウン
ト状態に達したときにセット信号を出力する。ＡＮＤゲ
ート１０５ではこれは、カウント値「ｌＯ」を示すＱ２
とＱ４への論理１の出現で示される。このカウント状態
は発振器９７の発振始動すなわち信号線２４上の正パル
スの立上りエツジの出現後少なくとも１００μｓ以内に
発生する。この立上りエツジは入力Ｅ上の対応する正パ
ルスの立上りエツジより約１０μｓ遅れているのでここ
でも総計で１１０μｓの制限値が指定される。この制限
値が入力Ｅに現われるパルスの長さを下回るとフリップ
フロップ１０７がセットされ。

出力Ａ１に結合されたそのＱ出力に論理１が現われる。

同様にＡＮＤゲート１０Ｂはパルス長カウンタＬｏｔが
カウント値「４０」に達したかどうかのチェックを行な
う。このカウント値４０は予め指定された他の第１制限
値τ　°−４１０μｓに対応すＩＢる。上記制限値を入力Ｅに供給されたパルスの長さが越
えるとフリップフロップ１０８がセットされ、出力Ａ２
に結合されたそのＱ出力に論理１が現われる。

ＡＮＤ回路１０５と１０６が出力Ｑ　またはＱＢへの最
初の論理１の出現で予定より早く短い信号をフリップフ
ロップ１０７マたは１０８に出力するのを防ぐために、
出力Ｑ　　、Ｑ　　とＡＮＤゲート１０５゜１０Ｇとを
それぞれ結合する信号線上に遅延回路１０９　、　ｔｔ
ｏが設けられる。

信号線２４上の正パルス後に出現する間隔がＢＯμＳを
越えることによってフリップフロップ９６がリセットさ
れると、これによって生成される論理１は信号線１２１
を介し、一方ではフリップフロップ＋０２のクロック入
力に、他方ではフリップフロップ１０７と１０８のリセ
ット入力にそれぞれ供給される。ここでフリップフロッ
プ１０２はそのクロック入力端子に現われる信号の立上
りエツジでトリガされ、常時正電位にあるデータ入力り
から論理１をＱ出力に転送する。この動作でＡＮＤゲー
ト１０３が起動され９発振器９７の出力に現われる論理
０はインバータ１０４とＡＮＤゲート１０３を介して論
理１となってパルス長カウンタ１０１のリセット入力に
達し、これによりカウンタ　１０１はリセットされる。

上記により次の目的が達せられる。たとえばパルス長弁
別装置の入力Ｅに第２パルス長検出回路７の制限値τ３
を越えるのに十分な長さを持つ先行正パルスが現われ、
これに続いて次の偽パルスまたは情報パルスまでに約３
０μＳの間隔がある場合には、この後続パルスの立上り
エツジは上記両パルスのうちの先行のパルスによって起
動された発振器９７のクロック・パルスによっては修正
されない。したがってＡＮＤゲート２３の出力端でさら
にｌＯμＳの遅延を受けて出される後続パルスの立上り
エツジは間隔カウンタ９０のカウント値が「６」に達し
た時点で直ちに現われる。これによりフリップフロップ
９６は極めて短期間リセットされその後再びセットされ
る。発振器９７は上記のようにして生成されるフリップ
フロップ９６のＱ出力の極めて短い出力パルスには実用
上反応しないで発振を続ける。このとき出力される２個
のクロック・パルスの間隔は５μｓよりいくらか長い程
度である。フリップフロップ９６のＱ出力からの出力パ
ルスをパルス長カウンタ１０１のリセット入力に直接供
給すると危険がある。すなわちパルス長カウンタ１０１
は上記のような極めて短い出力パルスによってはリセッ
トされないかまたは完全にはリセットされないので、し
たがって次のパルスの長さが正しく評価されない。

しかしこの発明の構成では、フリップフロップ１０２は
いずれの場合でも、フリップフロップ９６が間隔カウン
タ９０のカウント状態が６に達してリセットされた時に
フリップフロップ９６のＱ出力から送出される信号の立
上りエツジによってセットされる。このカウント状態は
クロック・パルスの立下りエツジの出現によって達成さ
れるので、また発振器９°７は直後の新たな発振におい
て半周期間低レベル信号を出力し、この信号はインバー
タ１０４で論理１に変換されセットされたフリップフロ
ップ１０２によって起動されたＡＮＤゲート１０３から
パルス長カンタ１０１のリセット入力に供給されるので
、このカウンタ１（１１はいずれの場合も。

少なくとも発振器９７のクロック・パルスの半周期共に
対応する長さを有ししたがって十分かつ完全なリセット
に使用できるリセット信号を受信する。

信号ｔＪＡ１２１上の論理１はさらに両フリップフロッ
プ１０７と１０８をリセットするので、場合によっては
そのＱ出力に現われる論理１は消滅し出力Ａ１とＡ２は
再び信号のない状態になる。

第３図に示すこの発明のパルス長弁別装置の実施例の動
作を第４図のパルス図を用いて説明する。第３図に示す
クランプ用ダイオード回路６と後段の第２パルス長検出
回路７は第１図における対応回路と同一構成かつ同一機
能を有するので。

！ｆ！４図においてこれらの回路の信号の変化は示され
ていない。第４図の最上段Ｇ２３は第２パルス長検出回
路７のＡＮＤゲート２３の信号線２４上に現われる出力
パルス信号を示す。このパルスは１２０μｓ長であるが
、妨害によって生ずる４５μｓ長のパルス間隔によって
２個の部分パルス１１１　ト１１３に分断される。

第４図の第２段に示されているようにＡＮＤゲート２３
の出力に第１部分パルスＵｔが出現することによってフ
リップフロップ９６はセットされＱ出力は論理１から論
理０に変わる。

これにより発振器９７が起動されて発振を始め。

周期１０μｓで複数個のパルスを生成する。

部分パルス１１１の出現に先行するパルス処理によって
カウント値「６」に達したと仮定された間隔カウンタ９
０は部分パルス１１１によってリセットされ、カウント
値「６」を確認するＡＮＤゲート９９の出力端の信号は
、第４図のＧ９９の段に示すように、論理１から論理０
に変化する。第１部分パルス１１１が間隔カウンタ９０
のリセット入力に印加されている限り発振器９７の出力
クロック・パルスの計数は禁止される。この計数はクロ
ック・パルス１１２により第１部分パルス１１１の消滅
後辺めて実行される。この場合発振器９７の出力信号は
インバータ９８を介して間隔カウンタ９０に供給され、
そのクロック入力端子は入力する信号の立上りエツジに
反応するので１間隔カウンタ９０は第４図に示すクロッ
ク・パルスの立下りエツジで作動する。

間隔カウンタ９０のカウント値は第４図のＯ８２、９７
の段では対応する立下りエツジの上部に示されている。

間隔カウンタ９０のカウント値が「５」に達すると、そ
の時点で第２部分パルス１１３が現われ間隔カウンタ９
０をリセットする。パルス間隔抑制回路８°から次段の
第１パルス長検出回路１゛に送出される２つの信号、す
なわちフリップフロップ９６のＱ出力の信号と発振器９
７から送出されるクロック信号は画部分パルスｌｉｔと
１１３の間の４５μｓ長の間隔には反応しないのでこの
間隔は抑制され、第１パルス長検出回路１゛はこれを認
識できない。つまりこの第１パルス長検出回路１°は以
下に詳述するように信号線２４上に１個の連続した１２
０μｓ長のパルスが現われたかのように動作する。

第２部分パルス１１３の終了時において、第１部分パル
ス１１１の終端に関して説明したのと同じように１間隔
カウンタ９０は再び起動され発振器９７により生成され
たクロック・パルスをクロック・パルス１１４から再び
カウントする。ここで得られるカウント値を第４図のＯ
９２，９７の段に対応する立下りエツジの上部に示す。

第２部分パルス１１３の終了の後、信号線２４には十分
に長い時間他のパルスは現われないので間隔カウンタ９
０はカウント「６」に達し、これはＡＮＤゲート９９に
よって確認される。第４図のＯ９９の段が示すように、
計数された第６番目の発振パルスの立下りエツジでＡＮ
Ｄゲート９９の出力は論理１に変わり、フリップフロッ
プ９６のＱ出力」二の信号を論理１に上昇させる。ここ
で生成される立上りエツジを第４図に符号１１５で示す
。フリップフロップ９６のＱ出力における信号立上りエ
ツジ１１５に続く論理１によって発振器９７は停止され
るので、カウント値６を生成するクロック・パルスの後
には他のクロック・パルスは続かない。ＡＮＤゲート９
９の出力上の論理１は１間隔カウンタ９０が信号線２４
上に現われる次の正パルスによってリセットされるまで
保持され、リセットされると各カウント出力Ｑ　　−Ｏ
４には論理０が現われる。

第４図の６１０３の段から分るように、第１パルス長検
出回路１゛のＡＮＤゲート１０３の出力における論理レ
ベルは、第１部分パルス１１１の出現後予めセットされ
ているフリップフロップ１０２が発振器９７の高レベル
の第１クロツク・パルスによりてリセットされると論理
１から論理Ｏに変わる。

これによってＡＮＤゲート１０３を制御するＱ出力に論
理０が現われる。ＡＮＤゲート１０３の出力上の論理１
の消滅によってパルス長カウンター０１のリセット入力
が解放され、このカウンター０１は発振器９７で生成さ
れた最初のクロック・パルスからこれらのクロック・パ
ルスの立下りエツジをカウントする。パルス長カウンタ
ー０１のカウント値を第４図のＯ８２，９７の段の対応
する立下りエツジの下方に示す。

カウント値ｒｌＯＪを確認するＡＮＤゲート１０５の出
力はカウントされた１０番目のパルスの立下りエツジで
論理Ｏから論理１に切替り（第４図０１０５の段参照）
、これによって生成される立上りエツジでフリップフロ
ップ１０７をセットするので、第４図の最下段に示すよ
うに、Ｑ出力およびしたがってパルス長弁別装置の出力
Ａ１に論理１が現われる。

ＡＮＤゲート１０５の出力上の論理１は発振器９７の第
１１番目のクロック・パルスにおいても保持され、第１
２番目のクロック・パルスで消滅する。特にＡＮＤゲー
ト１０５は第１４番目のカウント・クロック・パルスの
立下りエツジで再び反応する。

しかしフリップフロップ」０７はこの時点でもセットさ
れているのでＡＮＤゲート１０５の出力端の対応する立
上りエツジは実質的には作用しない。

間隔カウンタ９０がカウント値「６」に達するとフリッ
プフロップ９６のＱ出力に現われる信号の立上りエツジ
１１５は、一方ではフリップフロップ１０２をセットす
るのでそのＱ出力には論理１が現われる。これは発振器
９７のクロック出力に出される論理０（この論理０はイ
ンバータ１０４によって論理１に反転される）に関連し
てＡＮＤゲート１０３の出力を論理１にする。この論理
１によりパルス長カウンタ１０１はリセットされる。ま
た、立上りエツジ１１５によってフリップフロップ１０
７がリセットされるのでそのＱ出力の論理１は消滅する
。

第４図に示す例ではパルスの全長は１２０μｓと仮定し
ているので、パルス長カウンタ１０１はＡＮＤゲート１
０６から間合せされるカウント値「４０」に達せず、Ａ
ＮＤゲート１０Ｇとこれに直列のフリップフロップ１０
８は作動しない。しかしこれらの回路１０８　、１０８
はＡＮＤゲート１０５とフリップフロップ１０７に関し
て説明したのと原理的に同様な動作を行なう。

【図面の簡単な説明】

第１図はこの発明のパルス長弁別装置の第１実施例を示
すもので、信号処理が部分的にアナログ処理およびディ
ジタル処理される概略回路図である。第２図は第１図のパルス長弁別装置の機能を説明するた
めの信号概略図である。第３図はこの発明のパルス長弁別装置の第２実施例を示
すもので、信号処理は全てディジタル処理とした概略回
路構成図である。第４図は第３図のパルス長弁別装置の機能を説明するた
めの概略信号図である。１．１°・・・第１パルス長検出回路。７・・・第２パルス長検出回路。８．８°・・・パルス間隔検出回路。以　　上

Claims

【特許請求の範囲】

（１）複数個の電気パルスを受信するパルス長検出回路
を有するパルス長弁別装置であって、上記パルス出現時
に上記パルス長弁別装置の入力接続部の電位はその都度
休止電位から作動電位へ、その後再び上記休止電位に戻
り、上記検出回路は１個以上のパルス長検出段を含み、
上記検出段は上記各パルスの時間長を検出し、受信パル
スの上記時間長が第１の予め設定可能な制限値よりも大
きい場合にのみ出力信号を供給する構成のパルス長弁別
装置において、上記パルス長検出回路（１、１′）に直列に、偽信号抑
制部が接続されていることを特徴とするパルス長弁別装
置。
（２）上記偽信号抑制部はパルス間隔検出回路（８、８
′）を含むことを特徴とする特許請求の範囲第（１）項
に記載のパルス長弁別装置。
（３）上記パルス間隔検出回路（８、８′）は、時間長
が上記第１制限値（τ＿１＿Ａ、τ＿１＿Ｂ）より短い
第２の予め設定可能な制限値（τ＿２）より短い全ての
パルス間隔を抑制することを特徴とする特許請求の範囲
第（２）項に記載のパルス長弁別装置。
（４）上記偽信号抑制部はさらに、上記パルス間隔検出
回路（８、８′）に直列の第２のパルス長検出回路（７
）を含み、上記回路（７）に供給された入力パルスの時
間長が上記第２制限値（τ＿２）より短い第３の予め設
定可能な制限値（τ＿３）より長い場合にのみ上記第２
のパルス長検出回路（７）は出力パルスを生成すること
を特徴とする特許請求の範囲第（２）項または第（３）
項に記載のパルス長弁別装置。
（５）上記第２制限値（τ＿２）と上記第３制限値（τ
＿３）とは上記第１制限値（τ＿１＿Ａ、τ＿１＿Ｂ）
の最小値のそれぞれ約５０％と約１０％であることを特
徴とする特許請求の範囲第（４）項に記載のパルス長弁
別装置。
（６）上記偽信号抑制部の入力部が、切替閾値が作動電
位近くに選択されるシュミット・トリガ（１９）である
ことを特徴とする特許請求の範囲第（１）項から第（５
）項のいずれか１項に記載のパルス長弁別装置。
（７）上記偽信号抑制部はさらに電圧クランプ回路（６
）を含み、この回路（６）は上記偽信号抑制部の信号入
力端（Ｅ）の電圧が上記作動電位に逆方向に第１の予め
設定可能な電圧制限値を越えて上記休止電位から離れる
ことを阻止することを特徴とする特許請求の範囲第（１
）項から第（６）項のいずれか１項に記載のパルス長弁
別装置。
（８）上記電圧クランプ回路（６）は上記偽信号抑制部
の信号入力端（Ｅ）の電位が上記作動電位の方向に第２
の予め設定可能な電圧制限値を越えて上記休止電位から
離れることを阻止することを特徴とする特許請求の範囲
第（７）項に記載のパルス長弁別装置。
（９）上記第１電圧制限値は上記休止電位に等しく、上
記第２電圧制限値は上記作動電位に等しいことを特徴と
する特許請求の範囲第（８）項に記載のパルス長弁別装
置。
（１０）上記電圧クランプ回路（６）は２個のダイオー
ド（１２、１３）を含み、　一方のダイオード（１２）
の陽極は上記休止電位に置かれ陰極は上記偽信号抑制部
の信号入力端（Ｅ）に結合され、他方のダイオード（１
３）の陽極は上記偽信号抑制部の入力端（Ｅ）に結合さ
れ陰極は上記作動電位に置かれることを特徴とする特許
請求の範囲第（９）項に記載のパルス長弁別装置。
（１１）上記第２のパルス長検出回路（７）はその時定
数が主に上記第３制限値（τ＿３）によって決定される
遅延回路およびＡＮＤ回路を含むこと、上記第２のパル
ス長検出回路（７）への入力パルスが上記遅延回路の入
力と上記ＡＮＤ回路の一方の入力とに供給されること、
上記遅延回路の出力は上記ＡＮＤ回路の第２入力を制御
すること、および上記ＡＮＤ回路の出力パルスは上記第
２のパルス長検出回路（７）の出力パルスであることを
特徴とする特許請求の範囲第（１）項から第（１０）項
のいずれか１項に記載のパルス長弁別装置。
（１２）上記第２のパルス長検出回路（７）の時間決定
部がアナログ回路として構成されていることを特徴とす
る特許請求の範囲第（１）項から第（１１）項のいずれ
か１項に記載のパルス長弁別装置。
（１３）上記第２のパルス長検出回路（７）は検出対象
パルスが供給される集積ＲＣ回路（１６、１７）を時間
決定部として含み、この回路（１６、１７）の出力電圧
はシュミット・トリガ（１８）の入力に印加され、上記
ＲＣ回路（１６、１７）の時定数が上記第３制限値（τ
＿３）を主として決定することを特徴とする特許請求の
範囲第（１２）項に記載のパルス長弁別装置。
（１４）上記第２のパルス長検出回路（７）の上記ＲＣ
回路（１６、１７）の容量と並列に制御可能なスイッチ
（２０）と上記スイッチ（２０）に直列の放電抵抗（２
１）とが設けられ、上記抵抗（２１）の抵抗値が上記Ｒ
Ｃ回路（１６、１７）の充電抵抗（１６）の抵抗値より
本質的に低いこと、および上記第２のパルス長検出回路
（７）が出力パルスを出さない期間において上記スイッ
チ（２０）は閉状態にあり、上記パルスの出力時には開
状態にあることを特徴とする特許請求の範囲第（１３）
項に記載のパルス長弁別装置。
（１５）上記第２のパルス長検出回路（７）はＡＮＤ回
路（２３）を含み、この回路（２３）の一方の入力は上
記シュミット・トリガ（１８）の出力に結合され、他方
の入力は上記ＲＣ回路（１６、１７）の入力側に結合さ
れていることを特徴とする特許請求の範囲第（１４）項
に記載のパルス長弁別装置。
（１６）上記パルス間隔検出回路（８）の時間決定部が
アナログ回路として構成されていることを特徴とする特
許請求の範囲第（３）項から第（１５）項のいずれか１
項に記載のパルス長弁別装置。
（１７）上記パルス間隔検出回路（８）はこの回路（８
）への入力パルスが供給される集積ＲＣ回路（２６、２
７）を時間決定部として含み、このＲＣ回路（２６、２
７）の出力電圧はシュミット・トリガ（２８）の入力に
印加され、上記ＲＣ回路（２６、２７）の時定数は上記
第２制限値（τ＿２）を主として決定することを特徴と
する特許請求の範囲第（１６）項に記載のパルス長弁別
装置。
（１８）上記パルス間隔検出回路（８）の上記ＲＣ回路
（２６、２７）の容量（２７）と並列に制御可能なスイ
ッチ（２９）とこのスイッチ（２９）に直列の放電抵抗
（３０）とが設けられ、この放電抵抗（３０）の抵抗値
は上記ＲＣ回路（２６、２７）の充電抵抗（２６）の抵
抗値よりも本質的に低いこと、および上記スイッチ（２
９）は開状態にあって、上記容量（２７）が最大充電状
態から上記放電抵抗（３０）を介して完全に放電できる
時間よりも長い時間、上記パルス間隔検出回路（８）に
供給される各入力パルスの始期においてのみ閉状態とな
ることを特徴とする特許請求の範囲第（１７）項に記載
のパルス長弁別装置。
（１９）上記パルス間隔検出回路（８）の上記シュミッ
ト・トリガ（２８）の出力がＯＲ回路（３５）の一方の
入力に結合され、上記パルス間隔検出回路（８）への上
記入力パルスが上記ＯＲ回路（３５）の他方の入力に直
接供給されることを特徴とする特許請求の範囲第（１８
）項に記載のパルス長弁別装置。
（２０）上記第１のパルス長検出回路（１）の上記少な
くとも１個のパルス長検出段は、時定数が上記第１制限
値（τ＿１＿Ａ、τ＿１＿Ｂ）を本質的に決定する遅延
回路とＡＮＤ回路とを含むこと、上記パルス長検出段へ
の上記入力パルスが上記遅延回路の入力と上記ＡＮＤ回
路の一方の入力とに供給されること、上記遅延回路の出
力は上記ＡＮＤ回路の他方の入力を制御すること、およ
び上記ＡＮＤ回路の出力パルスは上記パルス長検出段の
出力パルスであることを特徴とする特許請求の範囲第（
１）項から第（１９）項のいずれか１項に記載のパルス
長弁別装置。
（２１）上記第１のパルス長検出回路（１）の時間決定
部がアナログ回路として構成されていることを特徴とす
る特許請求の範囲第（１）項から第（１９）項のいずれ
か１項に記載のパルス長弁別装置。
（２２）上記第１のパルス長検出回路（１）の上記少な
くとも１個の上記パルス長検出段（３、４）は上記パル
ス長検出段（３、４）への入力パルスが供給される集積
ＲＣ回路（４３、４４、４５、４６）を時間決定部とし
て含み、上記ＲＣ回路の出力電圧はシュミット・トリガ
（４８、４９）の入力に印加され、上記ＲＣ回路の時定
数は上記第１制限値（τ＿１＿Ａ、τ＿１＿Ｂ）を主と
して決定することを特徴とする特許請求の範囲第（２１
）項に記載のパルス長弁別装置。
（２３）上記パルス長検出段（３、４）の上記ＲＣ回路
（４３、４４、４５、４６）の上記容量（４４、４６）
に並列に制御可能なスイッチ（５１、５２）とこのスイ
ッチに直列の放電抵抗（５３、５４）とが設けられ、こ
の放電抵抗の抵抗値は上記ＲＣ回路（４３、４４、４５
、４６）の充電抵抗（４３、４５）の抵抗より本質的に
低いこと、上記スイッチ（５１、５２）は通常開状態に
あり、上記第１のパルス長検出回路（１）に供給される
各入力パルスの終端で或る時間閉状態となり、この時間
は上記容量（４４、４８）が最大充電状態から上記放電
抵抗（５３、５４）を介して完全に放電できる時間より
長いことを特徴とする特許請求の範囲第（２２）項に記
載のパルス長弁別装置。
（２４）上記第１のパルス長検出回路（１）はさらにシ
ュミット・トリガ（４０）を含み、上記第１のパルス長
検出回路（１）への入力パルスが上記トリガ（４０）に
供給され、このトリガ（４０）の出力が上記パルス長検
出段（３、４）の上記ＲＣ回路（４３、４４、４５、４
６）の入力に結合されていることを特徴とする特許請求
の範囲第（２２）項または第（２３）項に記載のパルス
長弁別装置。
（２５）上記第１のパルス長検出回路（１）および／ま
たは上記パルス間隔検出回路（８）の上記時間決定部は
ディジタル回路（１′）（８′）として構成されている
ことを特徴とする特許請求の範囲第（１）項から第（１
５）項のいずれか１項に記載のパルス長弁別装置。
（２６）上記パルス間隔検出回路（８′）は記憶回路（
９６）と間隔カウンタ（９０）とデコーダ／リセット回
路（９９）とを含み、上記記憶回路（９６）はセット状態でない場合に上記パ
ルス間隔検出回路（８′）の出力パルスの上記休止電位
に対応する電位を出力し、セット状態では上記パルス間
隔検出回路（８′）の上記出力パルスの上記作動電位に
対応する電位を出力し、上記パルス間隔検出回路（８′
）への入力パルスの出現のたびにセットされる回路であ
り、上記間隔カウンタ（９０）は上記パルス間隔検出回路（
８′）に供給される入力パルスの各終端で発振器（９７
）の出力クロック・パルスの計数を開始するカウンタで
あり、そして、上記デコーダ／リセット回路（９９）は上記間隔カウン
タ（９０）の計数状態が予め指定可能な値に到達したと
きに初めて上記記憶回路（９６）をリセットし、上記の
値は上記第２制限値（τ＿２′）を主として決定するこ
とを特徴とする特許請求の範囲第（２５）項に記載のパ
ルス長弁別装置。
（２７）上記第１のパルス長検出回路（１′）はパルス
長カウンタ（１０１）と少なくとも１個のデコーダ／セ
ット回路（１０５、１０６）および記憶回路（１０７、
１０８）とを含み、上記パルス長カウンタ（１０１）は上記第１のパルス長
検出回路（１′）に供給される信号パルスの各始期で発
振器（９７）のクロック・パルスの計数を開始するカウ
ンタであり、上記デコーダ／セット回路（１０５、１０６）は上記パ
ルス長カウンタ（１０１）の計数状態が予め設定可能な
値に到達したときにセット信号を生成し、上記値が上記
第１制限値（τ＿１＿Ａ′、τ＿１＿Ｂ′）を主として
決定するように規定された回路であり、そして上記記憶
回路（１０７、１０８）はセット状態では上記第１のパ
ルス長検出回路（１′）の出力信号を生成し、上記デコ
ーダ／セット回路（１０５、１０６）の上記セット信号
によってセットされ、上記第１のパルス長検出回路（１
′）に供給される各信号パルスの終端でリセットされる
回路であることを特徴とする特許請求の範囲第（２５）
項または第（２６）項に記載のパルス長弁別装置。
（２８）上記間隔カウンタ（９０）と上記パルス長カウ
ンタ（１０１）とが上記発振器（９７）の上記クロック
・パルスを計数すること、上記パルス間隔検出回路（８
′）への入力パルスの供給時のみ上記発振器（９７）は
クロック・パルスを発生できること、および上記入力信
号の終了後上記発振器（９７）は上記デコーダ／リセッ
ト回路（９９）が上記パルス間隔検出回路（８′）へリ
セット信号を送出するまで発振を続行することを特徴と
する特許請求の範囲第（２６）項および第（２７）項に
記載のパルス長弁別装置。
（２９）上記偽信号抑制部の上記信号入力端（Ｅ）には
、延長する信号線（１４）上に直列に置かれた電流制限
要素（１０）が接続されていることを特徴とする特許請
求の範囲第（１）項から第（２８）項のいずれか１項に
記載のパルス長弁別装置。