JPS62219776A - デジタル同期分離回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、コンピュータやテレビのディスプレイモニタ
ー等の映像出力用モニターに使用する同期回路に関する
ものであって、特に水平同期信号と垂直同期信号をこの
混合同期信号から分離するＩＣ化された簡素なローコス
トのデジタル同期分離回路に間するものである。

就中１分離された水平同期信号が、垂直同期期間中の水
平切り込み信号も含めて９入力向期信号の正負に関係な
く必ず正極性にて出力されろ回路に関するものである。

（従来の技術） 従来の同期分離回路は９例えは第４図にその一実施例を
ブロックダイアグラムで示したが、ＴＶ用偏向ＩＣ，Ｉ
Ｃ４の同門入力部ＩＮ、に、垂直同期■水平同期Ｈの負
極性コンポジット同期信号Ａを入力する。

するとこの信号は、ＩＣ内部同期分離回路にてＢに示す
ごとくに正極性に反転し、水平同朋回路と垂直同門回路
のための外部ＲＣフィルタ回路へ出力する。そして、外
部に出されたこの信号Ｂは、ＲＣフィルタ回路にて水平
同期成分を除去し９図中Ｃのことき信号にし再度上記の
ＩＣ，ＩＣ４の入力ＩＮ２を通じて内部の垂直同門回路
へ入力する。尚、ここで、ＩＣ内部の同期分離信号とは
９通常ＴＶ信号（映像・同期混合信号）から同期成分を
分離する回路である。

（発明が解決しようとする問題点） この場合、コンポジット同期信号を偏向ＩＣに入力した
場合、垂直同期期間中の水平同期信号が極性反転してい
るため、その期間同期がみだれ。

垂直向１ｌｌＩ間間終了後正規水平同期信号が入力され
ても引き込みに時間がかかる（垂直ディフィート機能を
有するもので通常３〜４Ｈ程度かかり、垂直ディフィー
ト機能を有しないものは通常１０〜２０Ｈ程度かかる）
。その結果９画面上部がくねることになる。

一方、垂直同門は、外部ＲＣフィルタにて水平同期成分
を除去しているため、標準ＴＶ信号の様に水平・垂直の
同期幅が規格にて固定されている場合にはＲＣフィルタ
定数を固定出来るが、コンピュータの同期信号の様にメ
ーカーや機種ごとに同門幅が固定されていない場合には
、対象コンピュータに合わせてその都度ＲＣフィルタ定
数を変えろ必要がある。

（問題点を解決するための手段） 本発明に係るデジタル同期分離回路は９以上の問題点に
鑑みて、これをラッチパルス発生回路とラッチ回路とエ
フシフルーシブ・オア回路を用いてＩＣ化して簡素な回
路として解決した。

以下に１本発明に係るデジタル同期分離回路の具体的な
構成を述べる。

先ず、ラッチパルス発生回路がある。このラッチパルス
発生回路は１入力された混合同期信号の水平同期パルス
信号のパルス幅より広くこのパルス間隔より狭いパルス
幅を有したパルス信号を作るものである。そして、この
水平同期パルスに同期するよう、後述のエフシフルーシ
ブ・オア回路の出力を分岐して入力している。

次に、ラッチ回路がある。このラッチ回路は。

上記のラッチパルス発生回路の出力を入力する第１の入
力と、上記の混合同門信号を入力する第２の入力とを有
している。そして、上記のラッチパルス発生回路からの
ラッチパルス幅より上記の混合同期信号のパルス幅が広
い場合に、これをラッチしそれを出力するものである。

最後に、エクスクルージブ・オア回路がある。

このエクスクルージブ・オア回路は、上記のラッチ回路
の出力から分岐して入力する第１の入力回路と更に上記
の混合同期信号を入力する第２の入力回路を有する。

（作用） 以上の如き構成に為した故に１本発明に係るデジタル同
期分離回路は、下記のごとき作用が生じた。

７先ず、ラッチパルス発生回路が、エフシフルーシフ・
オア回路の出力を分岐して入力している故に１入力され
た混合同期信号の水平同期パルス信号に同期し、基本と
なるラッチパルスを作る。

次に、ラッチ回路が、上記の混合同期信号の中から、上
記のラッチパルス発生回路からのラッチパルス幅より広
いパルス幅のパルスを入力した場合に、これをラッチし
それを出力するものである。そしてこれが９分離された
垂直信号として出力される。

最後に、エクスクルージブ・オア回路が、上記のラッチ
回路の出力を分岐して入力する一方、上記の混合同期信
号を別に入力する。従って、ここからは、その入力され
た混合同期信号の極性の正負に間係なく、常に正極性の
水平同期信号が出力する。

（実施例） 本発明に係るデジタル同期分離回路を、その一実施例を
用いてそれを示す添付の図面と共に以下に詳細に述べる
。

第１図は９本発明に係るデジタル同期分離回路の一実施
例の回路図を示したものである。

第２図は、混合同期信号の極性が正の場合のタイムチャ
ートを示したものである。

第３図は、混合同期信号の極性が負の場合のタイムチャ
ートを示したものである。

先ず、水平同門信号と垂直同期信号が混合している混合
同期信号を入力する混合同期信号入力１がある。

次に、ラッチパルス発生回路ＩＣ１がある。このラッチ
パルス発生回路ＩＣ，は、第２図に示したごとく、上記
の混合同期信号入力１から入力された混合同期信号の水
平同期パルス信号のパルス幅より広く且つこのパルス間
隔より狭いパルス幅を有したラッチパルス信号すを発生
する。尚、このラッチパルス信号すは、上記の混合同期
信号中の水平開ＩＭ　ｆｇ号ｉのパルス幅より約１０〜
２０％広いパルス幅とした。そして、この水平同門パル
スに同期するように、後述のエフシフルーシブ・オア回
路Ｉ　Ｃ３の出力ａを分岐してそれを入力している。

そして、ラッチ回路ＩＣ２がある。このラッチ回路２は
、上記のラッチパルス発生回路１の出力に結合しこれを
入力する第１の入力と、上記の混合同期１言号入力、ｌ
に結合しこれを入力する第２の入力とを有している。そ
して、第２図に示すごとくに、上記のラッチパルス発生
回路ＩＣ，からのラッチパルスのパルス幅より上記の混
合同期信号のパルス幅が広い場合に、これをラッチしそ
れを■信号、即ち垂直同門信号Ｃとして出力するもので
ある。

最後に、エクスクルージブ・オア回路ＩＣ３がある。こ
のエクスクルージブ・オア回路ＩＣ３は、上記のラッチ
回！＃１ＩＣ２の出力から分岐して結合しその信号Ｃを
入力する第１の入力を有している。更に、上記の混合同
期信号入力ｌに結合してその信号を入力する第２の入力
を有する。そして、第２図に示すごとくにそれをＨ信号
、即ち水平同期信号ａとして出力するものである。

（発明の効果） 本発明に係るデジタル同期分離回路は２以上の如き構成
に為した故に、簡単な回路で混合同門信号（ＴＴＬレベ
ル）を水平同期信号と垂直同門信号に分離できた。

更には９分離された水平同期信号は９入力の極性に関係
なく必ず正極性にて出力するものとなった。その上、垂
直同期期間中の水平切り込み信号も分離し、水平信号中
に正極性にて出力する。そして、垂直同期信号中の水平
切り込み信号を除去した。

そして、垂直同期信号と水平同期信号が予め分離され、
水平同期信号をＩＮ、に垂直同期信号をＩＮ２に入力す
ることにより、先ず、垂直同期期間中の水平同期パルス
も分離出来るため、水平同期回路が常に安定し９画面上
部がくねらない。次に、ＲＣ水平同期フィルタ回路を必
要としないために、あらゆるコンピュータの信号を固定
回路で受信出来るようになった。

【図面の簡単な説明】

第１図は９本発明に係るデジタル同期分離回路の一実施
例の回路図を示したものである。 第２図は、混合同門信号の極性が正の場合のタイムチャ
ートを示したものである。 第３図は、混合同期信号の極性が負の場合のタイムチャ
ートを示したものである。 第４図は、従来の同期分離路の一実施例のブロックダイ
アグラムである。 ｌ・・・混合同期信号入力 ｌＣ１・・・ラッチパルス発生回路 ｌＣ２・・・ラッチ回路

Claims (1)

【特許請求の範囲】
1. 入力された混合同期信号中の水平同期信号のパルス幅よ
   り広くこのパルス間隔より狭いパルス幅を有し且つ該水
   平同期パルスに同期するラッチパルス発生回路、該ラッ
   チパルス発生回路の出力を入力する第１の入力と上記の
   混合同期信号を入力する第２の入力とを有し且つ上記の
   ラッチパルス発生回路からのラッチパルス幅より上記の
   混合同期信号のパルス幅が広い場合にこれをラッチしそ
   れを出力するラッチ回路、該ラッチ回路の出力から分岐
   して入力する第１の入力回路と更に上記の混合同期信号
   を入力する第２の入力回路を有するエクスクルージブ・
   オア回路、より構成されることを特徴としたデジタル同
   期分離回路。