JPS62217492A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS62217492A JPS62217492A JP61031942A JP3194286A JPS62217492A JP S62217492 A JPS62217492 A JP S62217492A JP 61031942 A JP61031942 A JP 61031942A JP 3194286 A JP3194286 A JP 3194286A JP S62217492 A JPS62217492 A JP S62217492A
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- JP
- Japan
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- address
- rom
- signal
- memory cell
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims description 11
- 230000002950 deficient Effects 0.000 claims abstract description 22
- 239000011159 matrix material Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000007547 defect Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
本発明にかかる半導体記憶装置においては、不良のメモ
リセルに対応するアドレスのうち少くとも下位１ビット
を除いたアドレスがＲＯＭに設定され、選択されたアド
レス信号のうら該ＲＯＭに設定されたアドレスに対応す
るビットのみがＨｇＲＯＭに設定されたアドレスと比較
手段において比較され、該比較手段から一致信号が出力
されたとき、該選択されたアドレス信号のうち該ＲＯＭ
に設定されたアドレスとの比較がなされなかった少くと
も下位１ビットのビット内容に対応してそれぞれ所定の
冗長メモリセルが選択されるように構成され、これによ
って不良アドレス記憶用のＲＯＭのパターンが小型化さ
れるとともにメモリセル内にしばしば発住するワード線
間のショートに対して効果的に対処することができ、製
造の歩留りが改善される。
リセルに対応するアドレスのうち少くとも下位１ビット
を除いたアドレスがＲＯＭに設定され、選択されたアド
レス信号のうら該ＲＯＭに設定されたアドレスに対応す
るビットのみがＨｇＲＯＭに設定されたアドレスと比較
手段において比較され、該比較手段から一致信号が出力
されたとき、該選択されたアドレス信号のうち該ＲＯＭ
に設定されたアドレスとの比較がなされなかった少くと
も下位１ビットのビット内容に対応してそれぞれ所定の
冗長メモリセルが選択されるように構成され、これによ
って不良アドレス記憶用のＲＯＭのパターンが小型化さ
れるとともにメモリセル内にしばしば発住するワード線
間のショートに対して効果的に対処することができ、製
造の歩留りが改善される。
本発明は半導体記憶装置に関し、特にメモリセル内に冗
長回路をそなえた半導体記憶装置に関する。
長回路をそなえた半導体記憶装置に関する。
ｒ従来の技術〕
第２図は、従来技術としてのこの種の半導体記４、ａ装
置の概要を示すブロック図であって、アドレス入力信号
Ａ。乃至Ａｎによってロウアドレスのみを指定するメモ
リセルマトリックス３’（ＲＡＭ）が示される。すなわ
ち所定のアドレス入力信号Ａ。、Ａ１・・・・・・Ａｎ
がアドレスバッファ１′に入力されることにより該アド
レスバッファ１′からＡ。、τ。（ＡＯの反転信号）乃
至Ａゎ 、Ｔ７（Ａ、の反転信号）が出力され、更にこ
れらの信号Ａ。、τ。、・・・・・・ＡＩｌ、Ａ、がワ
ードデコーダ２′に入力されて所定のロウアドレスに対
応するワード線Ｗ。乃至ＷＫが選択される。
置の概要を示すブロック図であって、アドレス入力信号
Ａ。乃至Ａｎによってロウアドレスのみを指定するメモ
リセルマトリックス３’（ＲＡＭ）が示される。すなわ
ち所定のアドレス入力信号Ａ。、Ａ１・・・・・・Ａｎ
がアドレスバッファ１′に入力されることにより該アド
レスバッファ１′からＡ。、τ。（ＡＯの反転信号）乃
至Ａゎ 、Ｔ７（Ａ、の反転信号）が出力され、更にこ
れらの信号Ａ。、τ。、・・・・・・ＡＩｌ、Ａ、がワ
ードデコーダ２′に入力されて所定のロウアドレスに対
応するワード線Ｗ。乃至ＷＫが選択される。
また該半導体記憶装置には、不良メモリセルが存在する
アドレス（この場合はロウアドレス）を記憶したＲＯＭ
（すなわちＦ ＲＯＭ）が設けられ、該ＲＯＭに記憶
されたＲＯＭデータ（不良メモリセルのロウアドレスに
対応する）と、アドレス入力信号Ａ。、Ａ１・・・・・
・Ａ７とが比較回路４′に入力され、該比較回路４′に
おいては、該ＲＯＭデ一夕とそのとき選択されたアドレ
ス信号Ａ。、Ａ１・・・・・・Ａｌｌとが一致している
か否かが検出される。
アドレス（この場合はロウアドレス）を記憶したＲＯＭ
（すなわちＦ ＲＯＭ）が設けられ、該ＲＯＭに記憶
されたＲＯＭデータ（不良メモリセルのロウアドレスに
対応する）と、アドレス入力信号Ａ。、Ａ１・・・・・
・Ａ７とが比較回路４′に入力され、該比較回路４′に
おいては、該ＲＯＭデ一夕とそのとき選択されたアドレ
ス信号Ａ。、Ａ１・・・・・・Ａｌｌとが一致している
か否かが検出される。
そしてそのとき選択されたアドレス信号と該ＲＯＭデー
タとの一致が検出されたときには、該比較回路４′から
の出力信号がワードデコーダ２′に入力され、それによ
って該ワードデコーダ２′はそのとき選択されたロウア
ドレスに対応するワード線を非選択にするとともに、該
比較回路４′からの他の出力信号によって該メモリセル
マトリックス３′内に設けられた１ワ一ド分の冗長メモ
リセルに対応するワード線ＷＲが選択される。
タとの一致が検出されたときには、該比較回路４′から
の出力信号がワードデコーダ２′に入力され、それによ
って該ワードデコーダ２′はそのとき選択されたロウア
ドレスに対応するワード線を非選択にするとともに、該
比較回路４′からの他の出力信号によって該メモリセル
マトリックス３′内に設けられた１ワ一ド分の冗長メモ
リセルに対応するワード線ＷＲが選択される。
上述したように、従来技術において、１ワ一ド分の冗長
回路を用いる場合には、該不良アドレスを記憶するに必
要なＦＲＯＭの数は（アドレス本数十１）個（ここで１
個余分に必要なのは、所定のアドレス信号に対応して冗
長回路への切換を行うか、そのような切換を全く行わな
いかを決めるために必要とされるからである）であり、
同様にして２ワ一ド分の冗長回路を用いる場合には、該
ＦＲＯＭの数が（アドレス本数＋１）×２個となって、
アドレス本数の増大に伴って該Ｆ ＲＯＭのパターンが
大型になり、それに伴って該ＦＲＯＭへの書込回路ある
いは上記比較回路などが大型となり、チップ上のスペー
スに問題を生じていた。
回路を用いる場合には、該不良アドレスを記憶するに必
要なＦＲＯＭの数は（アドレス本数十１）個（ここで１
個余分に必要なのは、所定のアドレス信号に対応して冗
長回路への切換を行うか、そのような切換を全く行わな
いかを決めるために必要とされるからである）であり、
同様にして２ワ一ド分の冗長回路を用いる場合には、該
ＦＲＯＭの数が（アドレス本数＋１）×２個となって、
アドレス本数の増大に伴って該Ｆ ＲＯＭのパターンが
大型になり、それに伴って該ＦＲＯＭへの書込回路ある
いは上記比較回路などが大型となり、チップ上のスペー
スに問題を生じていた。
一方、メモリセル内に生ずる不良内容としては、１本乃
至複数本のワード線に亘って１ビット乃至数ビットの不
良が生したり、１ワード線又は１ビット線が全体的に不
良となる場合の他に、隣接する２ワード線あるいは２ビ
ット線がともに不良となってしまう（例えばワード線間
ショート）場合がかなりある。特にメモリセルのパター
ンが小型化されるに伴ってこのようなワード線間ショー
トなどによる不良の発生が増加するという問題も生じて
いた。
至複数本のワード線に亘って１ビット乃至数ビットの不
良が生したり、１ワード線又は１ビット線が全体的に不
良となる場合の他に、隣接する２ワード線あるいは２ビ
ット線がともに不良となってしまう（例えばワード線間
ショート）場合がかなりある。特にメモリセルのパター
ンが小型化されるに伴ってこのようなワード線間ショー
トなどによる不良の発生が増加するという問題も生じて
いた。
本発明ばかがる問題点を解決するためになされたもので
、不良のメモリセルアドレスを記憶するためのＲＯＭの
数を減少させて装置全体としての小型化をはかるととも
に、隣接する少くとも２ワ−ド分（場合によっては４ワ
ード、８ワード・・・・・のようにすることもできる）
を冗長回路に切換えるようにして、メモリセルの小型化
に伴ってしばしば発生するワード線間ショートなどに対
し効果的に対処しうるようにしたものである。
、不良のメモリセルアドレスを記憶するためのＲＯＭの
数を減少させて装置全体としての小型化をはかるととも
に、隣接する少くとも２ワ−ド分（場合によっては４ワ
ード、８ワード・・・・・のようにすることもできる）
を冗長回路に切換えるようにして、メモリセルの小型化
に伴ってしばしば発生するワード線間ショートなどに対
し効果的に対処しうるようにしたものである。
本発明はかかる問題点を解決するためになされたもので
、不良のメモリセルに対応するアドレスのうち少くとも
下位１ビットを除いたアドレスが設定されたＲＯＭ、該
ＲＯＭに設定されたアドレスと選択されたアドレス信号
のうち該ＲＯＭに設定されたアドレスに対応するビット
のみとを比較してそれらが一致したとき所定の信号を出
力する比較手段、および該比較手段から一致信号が出力
されたとき、該選択されたアドレス信号のうら該ＲＯＭ
に設定されたアドレスとの比較がなされなかった少くと
も下位１ビットのビット内容に対応してそれぞれ所定の
冗長メモリセルが選択される手段とをそなえる半導体記
憶装置が提供される。
、不良のメモリセルに対応するアドレスのうち少くとも
下位１ビットを除いたアドレスが設定されたＲＯＭ、該
ＲＯＭに設定されたアドレスと選択されたアドレス信号
のうち該ＲＯＭに設定されたアドレスに対応するビット
のみとを比較してそれらが一致したとき所定の信号を出
力する比較手段、および該比較手段から一致信号が出力
されたとき、該選択されたアドレス信号のうら該ＲＯＭ
に設定されたアドレスとの比較がなされなかった少くと
も下位１ビットのビット内容に対応してそれぞれ所定の
冗長メモリセルが選択される手段とをそなえる半導体記
憶装置が提供される。
上記構成によれば、不良のメモリセルアドレス設定用の
該ＲＯＭには、不良のメモリセルに対応するアドレスの
うち少くとも下位ｌビットを除いたアドレスのみが設定
され、選択されたアドレス信号のうち、該ＲＯＭに設定
されたアドレスに対応するビット分についての一致が検
出されたとき、該ＲＯＭに設定されたアドレスとの比較
がなされなかった少くとも下位１ビットのビット内容に
対応してそれぞれ所定の冗長メモリセルが選択され、こ
れにより、特定の隣接する少くとも２つのアドレス選択
に対して冗長メモリセルへの切換えが行われる。
該ＲＯＭには、不良のメモリセルに対応するアドレスの
うち少くとも下位ｌビットを除いたアドレスのみが設定
され、選択されたアドレス信号のうち、該ＲＯＭに設定
されたアドレスに対応するビット分についての一致が検
出されたとき、該ＲＯＭに設定されたアドレスとの比較
がなされなかった少くとも下位１ビットのビット内容に
対応してそれぞれ所定の冗長メモリセルが選択され、こ
れにより、特定の隣接する少くとも２つのアドレス選択
に対して冗長メモリセルへの切換えが行われる。
第１図は本発明の１実施例としての半導体記憶装置の構
成を示すもので、■はアドレスバッファ、２はワードデ
コーダ、３はメモリセルマトリックス、４は比較回路で
あって、該比較回路４には該アドレスバッファ１に入力
されるアドレス信号Ａｏ、Ａ＋・・・・・・Ａ、、のう
ち、最下位ビット信号Ａ。
成を示すもので、■はアドレスバッファ、２はワードデ
コーダ、３はメモリセルマトリックス、４は比較回路で
あって、該比較回路４には該アドレスバッファ１に入力
されるアドレス信号Ａｏ、Ａ＋・・・・・・Ａ、、のう
ち、最下位ビット信号Ａ。
を除くアドレス信号が入力されると共に、不良メモリセ
ルに対応するロウアドレスのうち該最下位ビットを除く
アドレスがデータとして設定されたＲＯＭからのＲＯＭ
データが入力され、該比較回路４において該ＲＯＭデー
タとそのとき選択されたアドレス信号のうち該最下位ビ
ットを除くアドレス信号とが比較される。
ルに対応するロウアドレスのうち該最下位ビットを除く
アドレスがデータとして設定されたＲＯＭからのＲＯＭ
データが入力され、該比較回路４において該ＲＯＭデー
タとそのとき選択されたアドレス信号のうち該最下位ビ
ットを除くアドレス信号とが比較される。
５はＥＣＬゲートであって、該選択されたアドレス信号
のうちの最下位ビットＡ。と、該最下位ビットとそのレ
ベルが比較される基準信号Ｒｅｆとが入力され、該選択
されたアドレス信号の最下位ビットＡ。がハイレベル（
すなわち“１”）であればその出力端子Ｔ”５１側がハ
イレベルとなり出力端子Ｔａ２側がロウレベルとなる一
方、該最下位ビットＡ。がロウレベル（すなわち“０”
）であればその出力端子Ｔ５．側がロウレベルとなり出
力端子Ｔ５２側がハイレベルとなる。更に６１ 、６２
はそれぞれ冗長用デコーダであって、該ＥＣＬゲート５
の出力端子Ｔｅｌからの出力信号は該デコーダ６１に人
力されるとともに、出力端子Ｔ５□からの出力信号は該
デコーダ６２に入力される。また比較回路４からの出力
信号は該冗長用デコーダ６１ 、６２に入力されるとと
もにワードデコーダ２に入力される。なお、該冗長用デ
コーダ６１ 、６２はＥＣＬ回路で構成することができ
、また７１ 、７２ 、７３は定電流源である。
のうちの最下位ビットＡ。と、該最下位ビットとそのレ
ベルが比較される基準信号Ｒｅｆとが入力され、該選択
されたアドレス信号の最下位ビットＡ。がハイレベル（
すなわち“１”）であればその出力端子Ｔ”５１側がハ
イレベルとなり出力端子Ｔａ２側がロウレベルとなる一
方、該最下位ビットＡ。がロウレベル（すなわち“０”
）であればその出力端子Ｔ５．側がロウレベルとなり出
力端子Ｔ５２側がハイレベルとなる。更に６１ 、６２
はそれぞれ冗長用デコーダであって、該ＥＣＬゲート５
の出力端子Ｔｅｌからの出力信号は該デコーダ６１に人
力されるとともに、出力端子Ｔ５□からの出力信号は該
デコーダ６２に入力される。また比較回路４からの出力
信号は該冗長用デコーダ６１ 、６２に入力されるとと
もにワードデコーダ２に入力される。なお、該冗長用デ
コーダ６１ 、６２はＥＣＬ回路で構成することができ
、また７１ 、７２ 、７３は定電流源である。
上述した構成において、いま所定のアドレス信号Ａ。＋
ＡＩ ・・・・・・Ａ、、が入力されることにより、ア
ドレスバッファ１、ワードデコーダ２を通して該ワード
デコーダ２の出力側に接続されたワード線Ｗ。・・・・
・・ＷＫのうち特定のワード線例えばＷ。
ＡＩ ・・・・・・Ａ、、が入力されることにより、ア
ドレスバッファ１、ワードデコーダ２を通して該ワード
デコーダ２の出力側に接続されたワード線Ｗ。・・・・
・・ＷＫのうち特定のワード線例えばＷ。
が選択される。なおＱ、、、Ｑ、、、およびγ。は該ワ
ードデコーダ２の出力側とワード線Ｗ。との間に接続さ
れたトランジスタおよび抵抗であり、同様にＱＫＩ 、
ＱＫＩ、およびｒＫは該ワードデコーダ２の出力側と
ワードｖＡＷＫとの間に接続されたトランジスタおよび
抵抗である。
ードデコーダ２の出力側とワード線Ｗ。との間に接続さ
れたトランジスタおよび抵抗であり、同様にＱＫＩ 、
ＱＫＩ、およびｒＫは該ワードデコーダ２の出力側と
ワードｖＡＷＫとの間に接続されたトランジスタおよび
抵抗である。
このとき比較回路４においては該入力されたアドレス信
号のうち最下位ビットＡ。を除いたアトレス信号が入力
され、ＲＯＭデータとしての不良メモリセルのアドレス
と比較される。そしていま仮に両者が完全に一致してい
ることが該比較回路４において検出されたとすると、該
比較回路４の出力側に接続されたトランジスタＱ４がオ
ンとなり、該トランジスタＱ４を介して所定の出力信号
（例えばアース電位）が該冗長用デコーダ６１ 、６２
に入力されるとともにワードデコーダ２にも入力され、
これによって該ワードデコーダ２はそのとき選択される
べきワード線例えばＷ。を非選択とする。またＥＣＬ回
路５１には基準信号Ｒｅｆとともに該入力されたアドレ
ス信号のうちの最下位ビン）Ａ。が入力され、その最下
位ピッ）Ａ。が「１」であれば出力端子Ｔ、１から出力
される。ハイレベルの信号と上記比較回路４からの出力
信号により冗長用デコーダ６１の出力側がハイレベルと
なり、トランジスタＱ、ｌ、、 、抵抗Ｔ＋＋＋およ
びトランジスタＱＲ１□を介してメモリセルマトリック
ス３内の第１の冗長用回路につながるワード線Ｗ、ヨが
選択される。
号のうち最下位ビットＡ。を除いたアトレス信号が入力
され、ＲＯＭデータとしての不良メモリセルのアドレス
と比較される。そしていま仮に両者が完全に一致してい
ることが該比較回路４において検出されたとすると、該
比較回路４の出力側に接続されたトランジスタＱ４がオ
ンとなり、該トランジスタＱ４を介して所定の出力信号
（例えばアース電位）が該冗長用デコーダ６１ 、６２
に入力されるとともにワードデコーダ２にも入力され、
これによって該ワードデコーダ２はそのとき選択される
べきワード線例えばＷ。を非選択とする。またＥＣＬ回
路５１には基準信号Ｒｅｆとともに該入力されたアドレ
ス信号のうちの最下位ビン）Ａ。が入力され、その最下
位ピッ）Ａ。が「１」であれば出力端子Ｔ、１から出力
される。ハイレベルの信号と上記比較回路４からの出力
信号により冗長用デコーダ６１の出力側がハイレベルと
なり、トランジスタＱ、ｌ、、 、抵抗Ｔ＋＋＋およ
びトランジスタＱＲ１□を介してメモリセルマトリック
ス３内の第１の冗長用回路につながるワード線Ｗ、ヨが
選択される。
一方、該入力されたアドレス信号のうちの最下位ビット
Ａ。が「０」であればＥＣＴ、回路５の出力端子Ｔ５□
から出力されるハイレベルの信号と上記比較回路４から
の出力信号により冗長用デコーダ６２の出力側がハイレ
ベルとなりトランジスタＱｌｌ□１、抵抗γ１およびト
ランジスタＱＲ□２を介してメモリセルマトリックス３
内の第２の冗長用回路につながるワード線ＷＲ□が選択
される。なお、上述した実施例では口うアドレスの選択
について説明したが、同様の考えをコラムアドレスの選
択にも適用することができる。
Ａ。が「０」であればＥＣＴ、回路５の出力端子Ｔ５□
から出力されるハイレベルの信号と上記比較回路４から
の出力信号により冗長用デコーダ６２の出力側がハイレ
ベルとなりトランジスタＱｌｌ□１、抵抗γ１およびト
ランジスタＱＲ□２を介してメモリセルマトリックス３
内の第２の冗長用回路につながるワード線ＷＲ□が選択
される。なお、上述した実施例では口うアドレスの選択
について説明したが、同様の考えをコラムアドレスの選
択にも適用することができる。
このようにして最下位ビットＡ。のみを異にし残余のビ
ットが該ＲＯＭデータと一致するアドレス信号（すなわ
ち特定の隣接するワード線またはビット線にそれぞれ対
応するアドレス信号）に対しては、その何れのアドレス
信号が入力された場合にも、それぞれのアドレス信号に
対応して所定の冗長用回路（冗長用メモリセル）への切
換えが行われる。
ットが該ＲＯＭデータと一致するアドレス信号（すなわ
ち特定の隣接するワード線またはビット線にそれぞれ対
応するアドレス信号）に対しては、その何れのアドレス
信号が入力された場合にも、それぞれのアドレス信号に
対応して所定の冗長用回路（冗長用メモリセル）への切
換えが行われる。
更に、図示される実施例においては、入力されるアドレ
ス信号のうち最下位ビットを除くアドレス信号をＲＯＭ
データと比較してそれらが一致したとき該最下位ビット
のビット内容に対応してそれぞれ所定の冗長メモリセル
が選択されるようにして、特定の隣接する２つのアドレ
ス選択６二対して所定の冗長メモリセルへの切換えが行
われるが、その外にも例えば下位２ビットを除くアドレ
ス信号をＲＯＭデータと比較してそれらが一致したとき
該下位２ビットのビット内容に応じてそれぞれ所定の冗
長メモリセルが選択されるようにして、特定の隣接する
４つのアドレス（下位２ビットのみが異る）選択に対し
てそれぞれ所定の冗長メモリセルへの切換えが行われる
ようにしてもよく、同様にして下位３ビットを利用して
特定の隣接する８つのアドレス選択に対してそれぞれ所
定の冗長用メモリセルへの切換えが行われるようにして
もよい。
ス信号のうち最下位ビットを除くアドレス信号をＲＯＭ
データと比較してそれらが一致したとき該最下位ビット
のビット内容に対応してそれぞれ所定の冗長メモリセル
が選択されるようにして、特定の隣接する２つのアドレ
ス選択６二対して所定の冗長メモリセルへの切換えが行
われるが、その外にも例えば下位２ビットを除くアドレ
ス信号をＲＯＭデータと比較してそれらが一致したとき
該下位２ビットのビット内容に応じてそれぞれ所定の冗
長メモリセルが選択されるようにして、特定の隣接する
４つのアドレス（下位２ビットのみが異る）選択に対し
てそれぞれ所定の冗長メモリセルへの切換えが行われる
ようにしてもよく、同様にして下位３ビットを利用して
特定の隣接する８つのアドレス選択に対してそれぞれ所
定の冗長用メモリセルへの切換えが行われるようにして
もよい。
このようにして不良アドレス記憶用のＲＯＭのパターン
ならびにそれに伴う書込回路や比較回路などを大巾に小
型にすることができるものであり、それに比して冗長用
メモリセルの増設は殆んど無視できるものである。
ならびにそれに伴う書込回路や比較回路などを大巾に小
型にすることができるものであり、それに比して冗長用
メモリセルの増設は殆んど無視できるものである。
本発明によれば、不良アドレス記憶用のＲＯＭのパター
ンを減少させ装置全体としての小型化をはかりつつ、メ
モリセルの小型化に伴ってしばしば発生するワード線間
ショートなどに対し効果的に対処することができ、製造
上の歩留りを大巾に改善することができる。
ンを減少させ装置全体としての小型化をはかりつつ、メ
モリセルの小型化に伴ってしばしば発生するワード線間
ショートなどに対し効果的に対処することができ、製造
上の歩留りを大巾に改善することができる。
第１図は、本発明の１実施例としての半導体記憶装置の
構成を示す回路図、 第２図は、従来技術としての半導体記憶装置の概要を示
すブロフク図である。 （符号の説明） １．１’ニアドレスバツフア、 ２．２’ ：ワードデコーダ、 ３．３’ ：メモリセルマトリックス、４．４’：比較
回路、 ５ ： ＥＣＬゲート、 ６１．６２ ：冗長用デコーダ、 ７１．７２，７３ ：定電流源。 特許出廓人 富士通株式会社 特許出願代理人
構成を示す回路図、 第２図は、従来技術としての半導体記憶装置の概要を示
すブロフク図である。 （符号の説明） １．１’ニアドレスバツフア、 ２．２’ ：ワードデコーダ、 ３．３’ ：メモリセルマトリックス、４．４’：比較
回路、 ５ ： ＥＣＬゲート、 ６１．６２ ：冗長用デコーダ、 ７１．７２，７３ ：定電流源。 特許出廓人 富士通株式会社 特許出願代理人
Claims (1)
- １、不良のメモリセルに対応するアドレスのうち少くと
も下位１ビットを除いたアドレスが設定されたＲＯＭ、
該ＲＯＭに設定されたアドレスと選択されたアドレス信
号のうち該ＲＯＭに設定されたアドレスに対応するビッ
トのみとを比較してそれらが一致したとき所定の信号を
出力する比較手段、および該比較手段から一致信号が出
力されたとき、該選択されたアドレス信号のうち該ＲＯ
Ｍに設定されたアドレスとの比較がなされなかった少く
とも下位１ビットのビット内容に対応して、それぞれ所
定の冗長メモリセルが選択される手段とをそなえること
を特徴とする半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61031942A JPS62217492A (ja) | 1986-02-18 | 1986-02-18 | 半導体記憶装置 |
| US07/011,268 US4757474A (en) | 1986-01-28 | 1987-01-21 | Semiconductor memory device having redundancy circuit portion |
| KR1019870000695A KR910000140B1 (ko) | 1986-01-28 | 1987-01-28 | 용장성 회로부를 갖춘 반도체 메모리장치 |
| DE8787300721T DE3762295D1 (de) | 1986-01-28 | 1987-01-28 | Halbleiterspeichereinrichtung mit redundanzschaltungsteil. |
| EP87300721A EP0239196B1 (en) | 1986-01-28 | 1987-01-28 | Semiconductor memory device having redundancy circuit portion |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61031942A JPS62217492A (ja) | 1986-02-18 | 1986-02-18 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62217492A true JPS62217492A (ja) | 1987-09-24 |
Family
ID=12345019
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61031942A Pending JPS62217492A (ja) | 1986-01-28 | 1986-02-18 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62217492A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5524199A (en) * | 1978-08-10 | 1980-02-21 | Ciba Geigy Ag | Substituted anthranilic acid amide*its manufacture and drug composition containing it |
| JPS56104449A (en) * | 1980-01-23 | 1981-08-20 | Nippon Telegr & Teleph Corp <Ntt> | Integrated circuit element |
-
1986
- 1986-02-18 JP JP61031942A patent/JPS62217492A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5524199A (en) * | 1978-08-10 | 1980-02-21 | Ciba Geigy Ag | Substituted anthranilic acid amide*its manufacture and drug composition containing it |
| JPS56104449A (en) * | 1980-01-23 | 1981-08-20 | Nippon Telegr & Teleph Corp <Ntt> | Integrated circuit element |
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