JPS62208151A - Information processor - Google Patents
Information processorInfo
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- JPS62208151A JPS62208151A JP61051171A JP5117186A JPS62208151A JP S62208151 A JPS62208151 A JP S62208151A JP 61051171 A JP61051171 A JP 61051171A JP 5117186 A JP5117186 A JP 5117186A JP S62208151 A JPS62208151 A JP S62208151A
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- Techniques For Improving Reliability Of Storages (AREA)
Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、情報処理装置のバックアップ方法に関するも
のである。DETAILED DESCRIPTION OF THE INVENTION Field of Industrial Application The present invention relates to a backup method for an information processing device.
従来の技術
従来のバックアップ機能を有した情報機器のブロック図
を第３図に示す。１はＣＰＵ、２はＣＭＯＳタイプのス
タティックＲＡＭで構成されたメモリ、３は外部記憶制
御回路、４は外部記憶装置、５は前記ＣＰＵ１で管理制
御されている電源、６は前記メモリ２を前記電源５がオ
フ時にバックアップするだめの電池、１１は各ブロック
にメイン電源を供給するための電源ライン、１２はシス
テムバス、１３は前記メモリ２用のバックアップ電源ラ
インである。以上のように構成された従来の情報処理装
置においてバックアップは下記のような手順でなされて
いた。BACKGROUND ART FIG. 3 shows a block diagram of a conventional information device having a backup function. 1 is a CPU, 2 is a memory configured with a CMOS type static RAM, 3 is an external storage control circuit, 4 is an external storage device, 5 is a power source that is managed and controlled by the CPU 1, and 6 is a power source that connects the memory 2 to the power source. Reference numeral 5 indicates a battery for backup when the memory is off, 11 a power line for supplying main power to each block, 12 a system bus, and 13 a backup power line for the memory 2. In the conventional information processing apparatus configured as described above, backup was performed in the following procedure.
（１）前記電源Ｓ内の電源スィッチが切られると、前記
電源６は前記ＣＰＵ１に前記システムバス１２を介して
その旨を知らせる。(1) When the power switch in the power supply S is turned off, the power supply 6 notifies the CPU 1 of this fact via the system bus 12.
（２）前記ＣＰＵ１は前記ＣＰＵ１内の全レジスタ内の
データを前記メモリ２内に前記システムバス１２を介し
て退避させる。(2) The CPU 1 saves the data in all registers in the CPU 1 into the memory 2 via the system bus 12.
（３）前記ＣＰＵ１は退避処理を完了すると前記電源５
にメイン電源を切る命令を下す。(3) When the CPU 1 completes the evacuation process, the power supply 5
issue an order to turn off the main power.
（４）前記電源５はメイン電源を切ると同時に前記バッ
クアップ電源ライン１３を介して、前記電池６より前記
メモリ２にバックアップ電源を供給する。(4) The power source 5 supplies backup power to the memory 2 from the battery 6 via the backup power line 13 at the same time as the main power is turned off.
ここで前記ＣＰＵ１内にＲＡＭがある場合には、前記の
一連の処理内の（２）において、前記全レジスタ内のデ
ータを前記ＲＡＭに退避して前記ＣＰＵ１もバックアッ
プしていた。Here, if the CPU 1 has a RAM, in (2) of the series of processes described above, the data in all the registers is saved to the RAM and the CPU 1 is also backed up.
次に前記電源５を再投入すると前記電源６は自動的に前
記バックアップ電源とメイン電源を切り替え、前記ＣＰ
Ｕ１が前記メモリ２から前記データを前記レジスタ群に
再設定し、継続処理をしていた（例えば、特開昭６８〜
１８９７６７号公報）０発明が解決しようとする問題点
このように従来の情報処理装置では、電源の供給源とし
て電池が、メモリにＣＭＯＳタイプのスタティックＲＡ
Ｍの使用が、電源にメイン電源とバックアップ電源を切
り替える回路が必要となり、かつ、プログラムが暴走し
た際には前記メモリ内のデータが破壊されている可能性
があるので復旧できるデータの範囲を限らなければなら
なかった。Next, when the power source 5 is turned on again, the power source 6 automatically switches between the backup power source and the main power source, and the CP
U1 resets the data from the memory 2 into the register group and continues processing (for example, in
189767 Publication) 0 Problems to be Solved by the Invention As described above, in conventional information processing devices, a battery is used as a power supply source, and a CMOS type static RA is used in the memory.
The use of M requires a circuit to switch between the main power source and the backup power source, and if the program goes out of control, the data in the memory may be destroyed, so the range of data that can be recovered is limited. I had to.
本発明はかかる点に鑑みてなされたもので、メモリにＣ
ＭＯＳタイプのスタティックＲＡＭやバックアップ電池
を使用しないで、プログラムが暴走した時でもある時点
に遡って継続処理を可能としたバックアップ機能を有し
た情報処理装置を提供することを目的としている。The present invention has been made in view of this point, and the present invention has been made in view of this point.
The purpose of the present invention is to provide an information processing device having a backup function capable of continuing processing by going back to a certain point even when a program goes out of control without using a MOS type static RAM or a backup battery.
問題点を解決するための手段 本発明は上記問題点を解決するために、ＣＰ Ｕ。Means to solve problems In order to solve the above-mentioned problems, the present invention aims to improve the CPU.
メモリ、外部記憶制御回路、外部記憶装置、前記ＣＰＵ
により管理制御されている電源、前記ＣＰＵが一定時間
以上スリープ状態またはアイドル状態になった回数をカ
ウントする状態計数回路によって構成され、電源がオフ
されたり電圧異常が検出されたりまたはＣＰＵが一定時
間以上のアイドル状態またはスリープ状態に一定回数な
った時に前記メモリ内のデータと前記ＣＰＵ内のレジス
タ群のデータを前記外部記憶装置に退避させ、前記電源
再投入時に前記外部記憶装置から前記データを前記メモ
リと前記レジスタに再設定して継続処理させる手段を持
たせた情報処理装置である。Memory, external storage control circuit, external storage device, CPU
The power supply is managed and controlled by a state counting circuit that counts the number of times the CPU has been in a sleep state or idle state for a certain period of time, and the power supply is managed and controlled by a state counting circuit that counts the number of times the CPU has been in a sleep state or an idle state for a certain period of time. When the CPU enters the idle state or sleep state a certain number of times, the data in the memory and the data in the register group in the CPU are saved to the external storage device, and when the power is turned on again, the data is transferred from the external storage device to the memory. The information processing apparatus is provided with a means for resetting the register and continuing processing.
作 用
本発明は前記した構成と処理により、適宜データが退避
されるために、メモリにＣＭＯＳタイプのスタティック
ＲＡＭを使用したりバックアップ電源を有しなくとも良
いために低価格で簡単な回路構成で、また、たとえプロ
グラムが暴走しても電源の再投入により継続処理ができ
る。Function The present invention has a low cost and simple circuit configuration because the above-described configuration and processing allow data to be saved as needed, so there is no need to use a CMOS type static RAM for the memory or to have a backup power supply. Furthermore, even if the program runs out of control, processing can be continued by turning the power back on.
実施例
第１図は本発明の実施例におけるブロック図である。第
１図において同一構成要素については同一番号を付して
説明する。１はＣＰＵ、２はメモリ、３は外部記憶制御
回路、４は外部記憶装置、５は電源、７は前記ＣＰＵ１
が一定時間以上スリープ状態またはアイドル状態になっ
た回数をカウントする状態計数回路、１１は電源ライン
、１２はシステムバスである。また、第２図は前記状態
計数回路７の内部ブロック図で、３１は前記ＣＰＵ１か
ら前記ＣＰＵ１がスリープ状態またはアイドル状態にな
る時出力されるイネーブル信号、２３はＡＮＤゲート、
２１は前記ＡＮＤゲート２３の出力がアクティブになる
とカウントダウンし始めるタイマ、３４は前記タイマ２
１がカウントダウンし始め一定時間になると出力される
ボロー信号、２４はフリップフロップ、２２は前記ボロ
ー信号３４でインクリメントされるカウンタ、３２は前
記カウンタ２２が一定値になると前記ＣＰＵ１に対して
発生する退避割込み信号、３３は前記カウンタ２２内の
値をクリアするクリア信号である。Embodiment FIG. 1 is a block diagram in an embodiment of the present invention. In FIG. 1, the same components are given the same numbers and will be explained. 1 is a CPU, 2 is a memory, 3 is an external storage control circuit, 4 is an external storage device, 5 is a power supply, 7 is the CPU 1
11 is a power supply line, and 12 is a system bus. FIG. 2 is an internal block diagram of the state counting circuit 7, in which 31 is an enable signal output from the CPU 1 when the CPU 1 enters a sleep state or an idle state, 23 is an AND gate,
21 is a timer that starts counting down when the output of the AND gate 23 becomes active; 34 is the timer 2;
1 starts counting down and outputs a borrow signal when a certain time elapses, 24 is a flip-flop, 22 is a counter that is incremented by the borrow signal 34, and 32 is a save signal that is generated for the CPU 1 when the counter 22 reaches a certain value. An interrupt signal 33 is a clear signal for clearing the value in the counter 22.
データの退避は下記の３種類の時点に各手順に従って実
行される。Data saving is performed at the following three points in time and according to each procedure.
（１）前記電源５がオフ状態になる前
■ 前記電源６が電源オフ信号を前記システムバス１２
を介して前記ＣＰＵ１に送る。(1) Before the power supply 5 turns off, the power supply 6 sends a power off signal to the system bus 12.
The data is sent to the CPU 1 via the CPU 1.
■ 前記ＣＰＵ１は前記ＣＰＵ１内のレジスタ群のデー
タを前記メモリ２へ転送する。(2) The CPU 1 transfers data in a register group within the CPU 1 to the memory 2.
■ 次に前記外部記憶制御回路３を用いて、前記メモリ
２内のデータを外部記憶装置４へ転送する。(2) Next, the external storage control circuit 3 is used to transfer the data in the memory 2 to the external storage device 4.
■ 転送の完了した旨を前記ＣＰＵ１は知ると、前記電
源５に対し前記システムバス１２を介して電源オフ信号
を送る。(2) When the CPU 1 learns that the transfer has been completed, it sends a power off signal to the power supply 5 via the system bus 12.
（２）電源の電圧異常を検出した時
前記（１）の場合と同様に■〜■の手順を実行するＱ
（３）前記ＣＰＵに一定時間以上のスリープ状態、また
は、アイドル状態が一定回数発生した場合■ 前記ＣＰ
Ｕ１はスリープ状態またはアイドル状態になると前記状
態計数回路７内の前記タイマ２１ヘイネーブル信号３１
を出力する。なお、前記イネーブル信号３１は前記ＣＰ
Ｕ１がスリープ状態またはアイドル状態から抜けると解
除される。(2) When an abnormality in power supply voltage is detected, execute the steps from ■ to ■ in the same way as in (1) above. (3) The CPU is in a sleep state for a certain period of time or in an idle state a certain number of times. If ■ The above CP
When U1 enters the sleep state or idle state, the timer 21 in the state counting circuit 7 receives the enable signal 31.
Output. Note that the enable signal 31 is
It is released when U1 exits the sleep state or idle state.
■ 前記タイマ２１はカウントダウンを開始する。(2) The timer 21 starts counting down.
■ 前記■の状態で周辺回路から前記ＣＰＵ１に対して
割込みが発生すると、前記ＣＰＵ１は前記イネーブル信
号３１の出力を停止し、前記タイマ２１はカウントダウ
ンを停止し自動的に初期値を設定する。(2) When an interrupt is generated from the peripheral circuit to the CPU 1 in the state (2), the CPU 1 stops outputting the enable signal 31, the timer 21 stops counting down, and automatically sets an initial value.
■ また、前記■の状態で前記割込みが発生しないと、
前記タイマ２１はカウントダウンを続行し、零になると
前記ボロー信号３４を出力する。■ Also, if the interrupt does not occur in the state of ■,
The timer 21 continues counting down and outputs the borrow signal 34 when it reaches zero.
■ 前記ボロー信号３４により前記フリップフロップ２
４が反転し、前記ＡＮＮＤゲート２３がノンアクティブ
となり、前記タイマ２１はカウントダウンを停止し自動
的に初期値を設定する。なお、前記フリップフロップ２
４は前記イネーブル信号３１がノンアクティブになるこ
とによりクリアされる。■ The borrow signal 34 causes the flip-flop 2 to
4 is inverted, the AND gate 23 becomes inactive, and the timer 21 stops counting down and automatically sets the initial value. Note that the flip-flop 2
4 is cleared when the enable signal 31 becomes non-active.
■ また、前記ボロー信号３４により前記カウンタ２２
は１インクリメントされる。(2) Also, the borrow signal 34 causes the counter 22 to
is incremented by 1.
■ 前記■から■の状態が繰り返されて、前記カウンタ
２２が一定値になると、前記ＣＰＵ１に対して前記退避
割込み信号３２を出力する０■ 前記ＣＰＵ１は前記退
避割込み信号３２′！ｉ−入力すると、前記クリア信号
３３によって前記カウンタをクリアし、前記ＣＰＵＩ内
のレジスタ群のデータを前記システムバス１２を介して
前記メモリ２へ転送する。■ When the states from ■ to ■ are repeated and the counter 22 reaches a constant value, the save interrupt signal 32 is output to the CPU 1. 0 ■ The CPU 1 outputs the save interrupt signal 32'! When i- is input, the counter is cleared by the clear signal 33, and the data in the register group in the CPUI is transferred to the memory 2 via the system bus 12.
■ 次に前記外部記憶制御回路３と前記システムバス１
２を用いて、前記メモリ２内のデータを前記外部記憶装
置４へ転送する。■ Next, the external storage control circuit 3 and the system bus 1
2 is used to transfer the data in the memory 2 to the external storage device 4.
以上の手段によって、前記外部記憶装置４には最新の情
報処理装置のステータス情報が常に格納される。従って
、電源再投入時に前記外部記憶装置４から前記外部記憶
制御回路３とシステムバス１２を介して前記データを前
記メモリ２と前記レジスタ群に再設定すれば、前記ＣＰ
Ｕ１は再び継続して処理を実行できる。By the means described above, the latest status information of the information processing device is always stored in the external storage device 4. Therefore, if the data is reset from the external storage device 4 to the memory 2 and the register group via the external storage control circuit 3 and the system bus 12 when the power is turned on again, the CP
U1 can again continue executing the process.
発明の効果
以上述べてきたように本発明によれば、極めて簡易な回
路構成で電源バックアップを必要とせずにデータのバッ
クアップができ、極めて有用である。Effects of the Invention As described above, according to the present invention, data can be backed up with an extremely simple circuit configuration without requiring power backup, and is extremely useful.
第１図は本発明の一実施例における情報処理装置のブロ
ック図、第２図は第１図内の状態計数回路のブロック図
、第３図は従来例における情報処理装置のブロック図で
ある。
１・・・・・・ＣＰＵ、２・・・・・・メモリ、３・・
・・・・外部記憶制御回路、４・・・・・・外部記憶装
置、５・・・・・・電源、６・・・・・・電池、７・・
・・・・状態計数回路、１１・・・・・・電源ライン、
１２・・・・・・システムバス、１３・・・・・・バッ
クアップ電源ライン、２１・・・・・・タイマ、２２・
・・・・・カウンタ、２３・・・・・・ＡＮＤゲート、
２４・・・・・・フリップフロップ、３１・・・・・・
イネーブル信号、３２・・・・・・退避割込み信号、３
３・・・・・・クリア信号、３４・・・・・・ボロー信
号。
代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図
第２図
第３図FIG. 1 is a block diagram of an information processing apparatus according to an embodiment of the present invention, FIG. 2 is a block diagram of a state counting circuit in FIG. 1, and FIG. 3 is a block diagram of an information processing apparatus according to a conventional example. 1...CPU, 2...Memory, 3...
... External storage control circuit, 4 ... External storage device, 5 ... Power supply, 6 ... Battery, 7 ...
...State counting circuit, 11...Power line,
12...System bus, 13...Backup power line, 21...Timer, 22...
...Counter, 23 ...AND gate,
24...Flip-flop, 31...
Enable signal, 32... Save interrupt signal, 3
3... Clear signal, 34... Borrow signal. Name of agent: Patent attorney Toshio Nakao and 1 other person No. 1
Figure 2 Figure 3
Claims (1)
前記外部記憶制御回路により制御される外部記憶装置と
前記ＣＰＵで管理制御可能な電源と前記ＣＰＵが一定時
間以上スリープ状態またはアイドル状態になった回数を
カウントする状態計数回路を有し、前記電源がオフされ
たり電圧異常を検出したりまたは前記ＣＰＵが一定時間
以上のアイドル状態またはスリープ状態に一定回数なっ
た時に前記メモリの内容と前記ＣＰＵのレジスタ群の内
容を前記外部記憶装置に退避してバックアップし、前記
電源を再投入すると前記外部記憶装置より前記データを
前記メモリと前記レジスタ群に再設定し、継続処理がで
きることを特徴とした情報処理装置。A central processing unit (CPU), a memory, an external storage control circuit, an external storage device controlled by the external storage control circuit, a power source that can be managed and controlled by the CPU, and the CPU are in a sleep state or an idle state for a certain period of time or more. It has a state counting circuit that counts the number of times, and when the power is turned off, a voltage abnormality is detected, or the CPU is in an idle state or sleep state for a certain period of time or more a certain number of times, the contents of the memory and the state of the CPU are Information characterized in that the contents of the register group are evacuated and backed up to the external storage device, and when the power is turned on again, the data is reset from the external storage device to the memory and the register group, allowing continued processing. Processing equipment.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61051171A JPS62208151A (en) | 1986-03-07 | 1986-03-07 | Information processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61051171A JPS62208151A (en) | 1986-03-07 | 1986-03-07 | Information processor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62208151A true JPS62208151A (en) | 1987-09-12 |
Family
ID=12879379
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61051171A Pending JPS62208151A (en) | 1986-03-07 | 1986-03-07 | Information processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62208151A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0289176A (en) * | 1988-09-26 | 1990-03-29 | Seikosha Co Ltd | Electronic book reader with bookmarker function |
| US6108792A (en) * | 1988-09-06 | 2000-08-22 | Seiko Epson Corporation | Article for providing continuity of operation in a computer |
-
1986
- 1986-03-07 JP JP61051171A patent/JPS62208151A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6108792A (en) * | 1988-09-06 | 2000-08-22 | Seiko Epson Corporation | Article for providing continuity of operation in a computer |
| JPH0289176A (en) * | 1988-09-26 | 1990-03-29 | Seikosha Co Ltd | Electronic book reader with bookmarker function |
| JPH0587866B2 (en) * | 1988-09-26 | 1993-12-20 | Seikosha Kk |
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