JPS62201515U - - Google Patents

Description

【図面の簡単な説明】

第１図はこの考案の一実施例を示す図、第２図
は負電圧発生器出力とゲートバイアス異常信号の
“正常”と“異常”の関係を示す図、第３図はゲ
ートバイアス異常検出器の一実施例を示す図、第
４図は従来のＦＥＴ増幅器電源を示す図である。 図において、１はＦＥＴ、２は交流入力、３は
スイツチ、４はドレイン電源入／切信号、５は交
流入力を整流する整流器、６はドレインバイアス
発生器、７は交流入力、８はスイツチ、９はゲー
ト電源入／切信号、１０は整流器、１１は負電圧
発生器、１２は分割抵抗器、１３はドレイン側電
源、１４はゲート側電源、１５はドレインバイア
スＶＤＳ、１６はゲートバイアスＶＧＳ、１７は
負電圧値ＶＧ、１８はゲートバイアス異常検出器
、１９は短絡器、２０，２１は異常判別値、２２
は電圧比較器、２３は論理和回路である。なお、
各図中同一符号は同一または相当部分を示す。

Claims (1)

【実用新案登録請求の範囲】
1. ゲート電源入／切信号にて交流入力を断続する
   スイツチと、交流入力を整流する整流器と、この
   整流器出力を一定の負電圧にする負電圧発生器と
   、この負電圧発生器の出力に複数の抵抗器を直列
   に接続し複数の抵抗器のいづれか一端からあらか
   じめ設定された電圧を出力するための分圧抵抗器
   と、上記負電圧発生器の出力を入力としこの出力
   があらかじめ設定されたある電圧幅にある時はあ
   らかじめ設定した“正常”に相当する電圧を発生
   し上記負電圧発生器の出力があらかじめ設定され
   た電圧幅以外である時にはあらかじめ設定した“
   異常”に相当する電圧を発生するゲートバイアス
   異常検出器と、ドレイン電源入／切信号にて交流
   入力を断続するスイツチと、交流入力を整流する
   整流器と、この整流器の出力を一定の正電圧にて
   出力するドレインバイアス発生器と、このドレイ
   ンバイアス発生器の出力に接続され上記ゲートバ
   イアス異常検出器の出力を入力信号とし上記ゲー
   トバイアス異常検出器の出力が“異常”に相当す
   る信号の場合は上記ドレインバイアス発生器の出
   力を短絡しＯＶを出力し上記ゲートバイアス異常
   検出器の出力が“正常”に相当する信号の場合は
   上記ドレインバイアス発生器の出力をそのまま出
   力する短絡器と、この短絡器の出力がドレインに
   上記分圧抵抗器の出力がゲートに接続された電界
   効果型トランジスタとによつて構成されたことを
   特徴とする電界効果型トランジスタ増幅装置。