JPS62192093A - 語構成連想メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は一連の集積メモリ回路を備える語構成連想メモ
リ（ｗｏｒｄ−ｏｒｇａｎｉｚｅｄ，　ｃｏｎｔｅｎｔ
−ａｄｄｒｅｓｓａｂｌｅｍ６ｍｏｒｙ）に関連し、こ
れはマスクされたキーワードと比較できる対応語位置セ
クション（　ｗｏｒｄｌｏｃａｔｉｏｎ　ｓｅｃｔｉｏ
ｎ）およびクロック信号（ＰＨＩ）を各メモリ回路に供
給する個別の集積制御回路によって語位置を規定し、各
語位置に対するマスクされたキーワードの比較によって
語位置セクションを具えるメモリ回路から得られた一致
信号（ｃｏｒｒｅｓｐｏｎｄｅｎｃｅ　ｓｉｇｎａｌ）
を受信し、かつそこで語位置を指示し、その内容．が特
定コード信号によって決定された操作に支配されている
上述のメモリ回路に選択信号を供給するために、一致信
号がいくつかの語位置から受信される場合にこれらの操
作の処理の特定のシーケンスに考慮が払われている。

一致信号および１つの語位置に関係する選択信号の輸送
は１つのワードライン（ＭＷＬ）を通して起こることが
好ましい。この種のメモリは西ドイツ特許出願節７　７
．　１　３　９　４　９号および米国特許第４，２９６
．４７５号から知られており、これは参考のためにここ
に記載する。

メモリ回路は、その各々が例えば１６ビツトの１６語、
あるいは１６メモリ回路の１６行からなるマトリックス
チップ（Ｍチップ）にグループ化できる。それからＭチ
ップは順次、行および列に配列される。換言すれば、こ
のメモリは構造上、純粋にモジュラ−であることができ
る。同様に、制御回路は制御チップ（Ｃチップ）と同様
にそれをＭチップ毎に、あるいはＭチップの行毎に設計
することによりモジュールとして構成することができる
。等しい数のＣチップはＭチップの多数の行に使われて
いる。一致信号と選択信号の交換は、Ｍチップあるいは
Ｍチップの行に蓄積された語が存在するだけ多くのワー
ドラインで構成された双方向制御バスを介して実行され
るのが好ましい。

この制御ハスはＭチップあるいはＭチップの行をＣチッ
プと接続する。一致信号と選択信号の交換はクロック信
号と特定コード信号の制御の下で起こる。この交換プロ
セスは行中により多くのＭチップおよびＭチップにより
多くの行が共に存在するのに仕倒してもっと多くの時間
が掛かる。従って本発明の目的は一致信号と選択信号の
交換を可能にする手段、およびメモリ中ならびにこれら
の信号によって発生された制御回路中の動作が、特にシ
ステムのモジュラ−設計によって、可能な限り迅速に起
こるようにする手段を与えることである。この目的を達
成するために、種々の手段を本発明に従って取ることが
できる。

本発明による第１の手段として、前文で述べられた語構
成連想メモリが用意され、これは次の点を特徴としてい
る。すなわち、第１信号線（Ｍライン）が存在し、これ
はクロック信号（ＰＨＩ）による活性化のあと、かつ上
述の一致信号が次に制御回路に供給されるや否や関連す
るメモリ回路に局部探索終了信号（ｌｏｃａｌ　５ｅａ
ｒｃｈ　ｔｅｒｍｉｎａｔｉｏｎｓｉｇｎａｌ）を形成
する手段を備え、そのあとこれらの局部探索終了信号に
基いて一般探索終了信号（ｇｅｎｅｒａｌ　５ｅａｒｃ
ｈ　ｔｅｒｍｉｎａｔｉｏｎ　ｓｉｇｎａｌ）が得られ
、これは制御回路に供給され、 第２信号線（Ｃライン）が存在し、これは一般探索終了
信号の受信のあと、かつ上述の選択信号が次いで関連す
るメモリ回路に供給されるや否や、関連するメモリ回路
に制御回路から選択終了信号（ｓｅｌｅｃｔｉｏｎ　ｔ
ｅｒｍｉｎａｔｉｏｎ　ｓｉｇｎａｌ）を供給する手段
を備え、 第１信号線（Ｍライン）は、メモリ回路による選択終了
信号の受信のあと、かつ選択信号によって指示された語
位置の内容が特定コード信号に基いて処理されるや否や
、関連するメモリ回路が〔゛ン制御回路に一般読取り終
了信号（ｇｅｎｅｎａ！　ｒｅａｄｔｅｒｍｉｎａｔｉ
ｏｎ　ｓｉｇｎａｌ）を供給する手段をまた備え、第２
信号線（Ｃライン）は、制御回路による一般読取り終了
信号の受信のあと、−船道断信号（ｇｅｎｅｒａｌ　ｃ
ｕｔ−ｏｆｆ　ｓｉｇｎａｌ）が関連するメモリ回路か
ら第２信号線をその元の信号レベルに回復する状態にそ
れをもたらす手段をまた備え、そのあとクロック信号（
ＰＨＩ）によって開始されたサイクルが終了すること、 を特徴としている。

同様に発明に従って、第１および第２信号線（それぞれ
ＭラインとＣライン）の手段は第１および第２の結線論
理機能（ｗｉｒｅｄ　ｌｏｇｉｃ　ｆｕｎｃｔｉｏｎ）
を構成し、従って最後に発生された局部探索終了信号の
形成後に得られた一般探索終了信号は選択終了信号を輸
送する第２信号線（Ｃライン）を解放し、そして関連す
るメモリ回路の内容がそこで読出されたあと（これは局
部読取り終了信号によって指示される）、第１の形成さ
れた局部読取り終了信号で得られた一般読取り終了信号
は第２信号線（Ｃライン）を解放し、そのあと、局部読
取り終了信号の形成のあと、第２信号線に置かれている
最後の局部遮断信号（ｌｏｃａｌ　ｃｕｔ−ｏｆｆ　ｓ
ｉｇｎａｌ）のあとで得られた一般遮断信号のあとで、
対応局部遮断信号が関連するメモリ回路で得られると言
うことは好ましい。

発明による別の手段として、前文で述べられたように語
構成連想メモリが用意され、これは、制御回路が第１論
理木構造（ｌｏｇｉｃ　ｔｒｅｅ　５ｔｒｕｃｔｕｒｅ
）を備え、それに人力信号（ＶＭｉ、　ｉ　＝　１．２
．−−−。

ｎ）が供給され、これは一群のｎ個の語位置セクション
から各語位置セクションに対して得られた一致信号に対
応し、かつその出力信号はによってプール形式で表わす
ことができ、かつｎ個の語位置セクションの群から少な
くとも１つの語位置セクションが所与のマスクされたキ
ーワードに対応することを指示し、そして第１論理木構
造ならびに入力信号（Ｐ）について同じ入力信号が供給
される第２論理木構造を備え、これはメモリ中のｎ個の
語位置セクションの群に先行する少なくとも１個の語位
置セクションが所与のマスクされたキーワードに対応し
、その出力信号かによってプール形式で表わすことがで
き、かつ調べられた全ての語位置セクションからの少な
くとも２個の語位置セクションが所与のマスクされたキ
ーワードに対応することを指示していることを特徴とし
ている。

これらの木構造の人力信号をグループに結合し、かつ制
御回路にある伝搬線（ｐｒｏｐａｇａｔｉｏｎ　１ｉｎ
ｅ）にそれらを集積化することにより、それによってこ
の連続選択信号が導かれ、そしてもしＭチップのいくつ
かの行が存在するなら、木構造をグループに再び結合す
ることにより、非常に速くかつ効率的な回路が得られる
。Ｃチップの各々に特定回路を備えることにより、個別
チップがＣチップによって発出された信号を結合するの
に必要とされること無しにＣチップの長い列の間に木構
造を形成することは可能であるが、しかしＣチップの列
を相互接続する結線によって行うことも可能である。

本発明を添付の図面によって詳細に説明する。

第１図は一連の集積メモリ回路ｌ、マスクレジスタ２、
情報マルチプレクサ３、双方向情報ライン４、個別集積
制御回路５から構成された語構成連想メモリを示してい
る。メモリ回路はマトリクスチップ（Ｍチップ）にグル
ープ化でき、その各々は例えば１６ビツトの１６語、あ
るいは１６メモリ回路の１６行からなっている。Ｍチッ
プは順次行および列の双方に配列される。換言すれば、
メモリは構造上純粋にモジュラ−にすることができる。

ＭチップあるいはＭチップの行に蓄積されたメモリ語は
キーフィールドおよびデータフィールドを含むことがで
きる。キーフィールドあるいはその一部分の内容はマス
クレジスタ２に蓄積されているマスクされたキーワード
の内容と比較される。もしキーワードのマスクされない
ビットおよび集積メモリ回路に蓄積された語の対応ビッ
ト位置の情報内容が一致すると、一致信号が関連する語
に与えられる。これらの語はこの目的でコード化された
形式で供給されたコード信号に基いて読出されるか別の
やり方で処理され、ここでそのような一致信号がメモリ
中のいくつかの語に与えられる場合にはこれらの操作の
処理の特定のシーケンスに考慮が払われる。双方向情報
ライン４と情報マルチプレクサ３を介して、情報はメモ
リ回路１に直接供給され、あるいはマスクされたキーワ
ードに関する限り、マスクレジスタ２を介して行なわれ
、その上、メモリから読出された情報はユーザーの装置
に供給される。メモリ回路が構成されるやり方、ならび
に情報の読込み読み出しの機構、キーワードのマスキン
グおよびマスクされたキーワードとビット毎の一致信号
の発生を伴うメモリ内容との比較は上に述べられた西ド
イツ特許出願から既知であり、ここでこれ以上説明する
必要は無い。

上述の西ドイツ特許出願から、語構成連想メモリの一部
分を形成する制御回路５は、どの語位置セクションに一
致信号が与えられるかを記録し、そしてもし必要ならこ
れらの登録されたデータを変更する機能、ならびに語ス
テータスを指示する機能、すなわち語位置が有効情報を
含んでいるかどうかを指示し、かつもし必要ならこの語
位置のステータスを変更する機能、およびメモリ回路中
のある語、特定すれば一致信号が与えられた語が読取ら
れたかあるいはまだ読取られないかを指示する指示機能
を具えている。既知のメモリ回路は、指示機能によって
与えられた信号に基いて、その内容が続出されな（では
ならぬかあるいはいくつかの別のやり方で処理されなく
てはならぬ語位置を指示する選択機能、ならびに（少な
くともそのような語位置のいくつかの内容が読出されな
くてはならぬかあるいはいくつかの別のやり方で処理さ
れなくてはならぬ場合に）これらの動作が起こらねばな
らぬシーケンスを具えている。この目的で選択機能によ
って発出された選択信号は関連するメモリ回路に供給さ
れる。ＭチップあるいはＭチップの行に関連する限り、
すべてのこれらの機能は単−Ｃチップに組込むことがで
きる。その結果、あとでさらに説明されることになって
いる制御回路は、特にもしＭチップのい（つかの行ある
いはＭチップの列が存在するなら、構造上またモジュラ
−であり得る。メモリ回路からの一致信号の輸送および
制御回路からの選択信号の輸送は各語位置にある１つの
単一ワードラインＭＷＬを介して起こるのが好ましい。

ワードラインは共に制御バスを形成し、従ってこの制御
バスはＭチップあるいはＭチップの行（もしメモリ中の
語を記録するのにいくつかのＭチップが必要なら）をＣ
チップと接続する。問題となっている実施例では、従っ
てＭチップの行に対して１６ラインＭＷＬ１−１６が存
在する。一致信号と選択信号の交換ができる限り迅速に
起こるために、クロック信号Ｐ　Ｉ−Ｉ　Ｉに加えて２
つの信号線すなわちＭラインとＣラインが利用可能であ
る。

第２図は２つのＭチップ６．７およびＣチップ８につい
て、クロック信号ＰＨ１に対するライン９と、Ｍライン
１０およびＣライン１１をそれぞれ示している。２つの
信号線１０．１１はそれぞれ抵抗１２．１３を持つ開放
流出出力線（ｏｐｅｎ−ｄｒａｉｎ　ｏｕｔｐｕｔ　１
ｉｎｅ）からなる結線論理機能を具えている。言うまで
もないことだが、結論理機能の代わりに同じ機能結果を
得るために別の論理回路も使用できる。インバータ１４
とノアゲート１５とＣラインに接続されたＦＥＴ１６か
らなる論理回路を介して、ＣラインはＭライン上の論理
レベルあるいは制御回路に発生された信号ＲＥＳ　Ｉに
よって影響を受ける。この論理回路１４．１５はＦＥＴ
１６と共に制御回路５の一部分を形成している。この回
路の動作は第３図に基いて説明される。一致信号と選択
信号を交換するプロセスとメモリおよび制御回路中でこ
れによって部分的に発生される動作は多分可変期間Ｔを
有するサイクルで起こり、この期間は制御回路の一部分
を形成する時間制御ユニットによて発出されたクロック
信号ＰＨ１によって決定される。各サイクルの始めで、
Ｍラインの論理レベルは「０」であり、そしてＣライン
のレベルは「１」である。メモリ回路は、マスキングに
よって決定された語位置セクションの各メモリ回路の内
容が所与の対応するマスクされたキーワードの対応ビッ
トの内容と比較されると言う意味で、クロック信号ＰＨ
１によって活性化される。この比較プロセスがメモリ回
路中の特定語に対して実行されるや否や、局部探索終了
信号はここに含まれたＭチップの行からの各Ｍチップに
形成され、そしてこの目的で各Ｍチップに存在するＦＥ
Ｔ（第２図ではＦＥＴ１７と１８）のゲートに供給され
る。局部探索終了信号が関連するＭチップに形成される
瞬間は各チップのスイッチング速度の許容差の結果とし
て変動する。局部探索終了信号はＭラインに接続された
上述のＦＥＴ（第２図ではＦＥＴ１７と１８）をブロッ
クされた状態にする。最後に発生された局部探索終了信
号が与えられる場合、従ってＭラインに接続されたすべ
ての関連するＦＥＴはブロックされた状態にされ、Ｍラ
インの論理レベルは変化し、この変化は一般探索終了信
号を構成する。第３図は行中の４つのＭチップに対する
局部探索終了信号を破線の形で示す。しかし、最後に発
生された探索終了信号はＭラインの論理レベルから「１
」までの遷移をほとんど直接実行し、従って一般探索終
了信号との一致を指示している。一般探索終了信号が得
られる間に、関連する語位置に印加する一致信号は制御
回路５に伝えられ、このようにしてそれは活性化される
。時間Ｆ、Ｉの間に（第３図を見よ）Ｍチップは従って
活性化され、この時間が経過したあとＣチップは活性に
なる。

もしＭラインの論理レベルが時間１．の経過後「１」に
進むなら、Ｃラインは時間ｔ２の間論理レベル「１」に
なお留っている。しかしこの時間の間、ＣラインはＭラ
インによってこの論理値をとることを強制されない。従
ってＣラインの論理レヘルは信号ＲＥＳ　Ｉが供給され
るや否や「０」に切替わり、この信号の結果としてＦＥ
Ｔ１６は導通になる。Ｃチップが活性になる場合、各語
位置の関連するＭＷＬラインを介して供給された一致信
号は登録され、これらから、例えば上述の西ドイツ特許
出願で述べられたように、また第４図を基にして以下簡
単に説明されるように、選択信号が導かれ、これは読出
されなくてはならぬかあるいはいくつかの別のやり方で
処理されなくてはならぬメモリ回路中の語、ならびに起
こらなければならぬシーケンスを示している。このこと
は特定の瞬間に選択されたワードラインを論理レベル「
１」に維持し、かつすべての他のワードラインを論理レ
ベル「Ｏ」にすることにより達成される。

シーケンスの選択と決定が起こる瞬間は以下に説明する
ように制御回路中に発生された時間制御信号ＲＥＳ　Ｉ
によって決定される。Ｃラインが信号ＲＥＳ　Ｉによっ
て論理レベル「０」にされるや否やＭチップは再び活性
となり、ＭラインはＣラインの制御を引継ぐ。Ｃライン
上の論理レベルの「０」への切替えは選択終了信号を構
成する。

Ｍチップ内で、Ｃラインに接続されたＦＥＴ（第２図で
はＦＥＴ１９と２０）のゲートにおける電圧は、もしＣ
ライン上の論理レベルが「１」であったならこれらのＦ
ＥＴが導通になるような値にされる。事実、上に述べら
れた瞬間に、Ｃライン上の論理レベルは「０」である。

選択終了信号が与えられるや否や、メモリに蓄積された
選択語は読出されるかあるいはいくつかの別のやり方で
処理される。もし一致信号がいくつかの語位置で与えら
れると、対応する語は連続するサイクルで読出すことが
できる。この目的で、選択信号は特定のシーケンスで与
えられる。語が読出されるや否や、局部終了信号はＭラ
インに接続されたＦＥＴ　（第２図ではＦＥＴ１７と１
８）のゲートに供給される関連するＭチップに形成され
る。その結果、これらのＦＥＴは導通状態に切替わる。

最も早いスイッチングＭチップの関連するＦＢＴが導通
状態に切替るや否や、すなわち時間ｔ３の経過のあと（
第３図を見よ）、Ｍライン上の論理レベルは「０」に変
化し、この変化は一般読取り終了信号を構成する。第３
図は行中の４つのＭチップに対する局部読取り終了信号
を破線で示し、そして一般読取り終了信号と一致する最
初に発生された局部読取り終了信号を示している。

Ｃラインはこの一般読取り終了信号によって解放され、
すなわち、Ｃライン上の論理レベルは最早やＭライン上
の論理レベルによって決定されない。

局部読取り終了信号それぞれは関連するＭチップの局部
遮断信号の形成を実行し、このことは、Ｃラインに接続
されたＦＥＴ（第２図ではＦＥＴ１９と２０）のゲート
における電圧がこれらのＦＥＴがブロックされるような
値をとることを意味する。Ｃライン上の論理回路がその
元の値「１」に戻るのは、最も遅いスイッチングＭチッ
プがブロックされる場合のみで、この遷移は一般遮断信
号を構成する。そのあと、ＭラインとＣラインはサイク
ルの開始におけるのと同様に同じ値である。

クロック信号ＰＨｆは停止し、新しいサイクルは次のク
ロック信号が始まるや否や開始できる。従ってサイクル
毎に２つの制御信号がメモリ回路からＭラインを介して
制御回路に送られ（すなわち一般探索終了信号と一般読
取り終了信号）、一方、制御信号は制御回路からＣライ
ンを介してメモリ回路に送られる（すなわち選択終了信
号）。メモリ回路を介して与えられた一般遮断信号はＣ
ラインをその元の状態に戻す力Ｓ、しかし制御回路の制
御信号としては考えられない。最小数の信号線の利点は
このようにＭラインとＣラインを用いることによって得
られる。

第４図はＭチップあるいはＭチップの行（１６ワ一ドラ
インＭＷＬＩ−１６に対する制御回路５の部分を示す。

この回路は時間制御ユニット２１、論理回路１４．１５
およびＦＥＴ１６、ならびに各ワードラインに対する制
御回路２２−１　、−−−−−−１２２−１６を具えて
いる。論理回路１４．１５およびＦＥＴ１６の動作は第
３図に基いて上に説明されている。制御サブ回路の動作
は制御サブ回路２２−１に基いて説明されよう。他のザ
ブ回路の構成と動作はこれと同じである。原理上制御サ
ブ回路は西ドイツ特許出願筒７７．１３９４９号より既
知である。

制御サブ回路２２−１は一致レジスタユニット２１、語
ステータスレジスタユニット２４、読出しＩ旨示レジス
タユニット２５、語選択回路２６、ノアゲート２７およ
びＦＥＴ２Ｂから構成されている。以下説明されるよう
に、本発明によるこの実施例の制御回路５は、好ましく
は個別の制御サブ回路の語選択回路が集積されている２
つの木構造をさらに具えている。しかし、これらの木構
造は第４図には示されていない。

ワードラインＭＷＬＩを介して制御サブ回路２２−１に
供給されているメモリ回路中の関連する語位置セクショ
ンの一致信号は、対応する一致レジスタユニット２３に
蓄積される。この一致レジスタユニット２３は僅かのフ
リップフロップと簡単な論理回路から構成できるが、し
かしこのことは本発明にとって重要ではない。これに対
応する語の内容は指令ＳＲＲあるいはＲＮによって読出
されたり、あるいは指令ＷＦＰによって読込まれる。指
令ＳＲＲの助けを借りて、語はそれらのメモリ回路に書
き出され、それから一致信号は受信されかつ蓄積され、
そしてこれはいくつかの一致信号が受信されている場合
にはまず読み出され、一方、さらに語に蓄積された情報
は「有効」として考えられなくてはならず（それは語ス
テータスレジスタユニット２４に蓄積される）、そして
もちろん未だ読出されていない（これは語続出し指示レ
ジスタユニット２５でアップデートされたままになって
いる）。指令ＲＮの助けを借りて、以下の語（それに対
して一致信号が与えられている）は次のサイクルで読出
すことができる。もし一致信号が与えられ、かつメモリ
回路中の語に蓄積され（一致レジスタユニット２３の出
力信号はそのときＭＡ−１である）、一方この語が「無
効」と考えられるなら、他の語はメモリ回路中の関連す
る位置に書込むことができ、この動作は指令ＷＦＰで実
行される。もし一致信号が蓄積されているすべての「有
効」語が消去されると、指令ＣＰＭはこの目的で供給さ
れ、これらのすべての語のステータスは「無効」に変化
される。

語ステータスレジスタユニット２４は、多数の論理回路
と対応する語のステータスが有効な場合に信号■を与え
るレジスタ要素を具えている。語ステータスレジスタユ
ニット２４の出力信号はＣＭ＝ＷＥ　Ｐ−Ｖ　＋ＭＡ−
ＷＴ了・Ｖニｃにッテ７’−ル形式で表わすことができ
、ここでレジスタ要素は信号ＷＦＰ−Ｆｌによって■＝
１にされ、信号ＣＰＭ−ＣＭによって■＝０にリセット
される。

ここでＦｌは関連する語が選択され、そして読出される
かあいはいくつかの他のやり方で処理できることを示し
ている。信号Ｆ１は語選択回路２６の出力信号であり、
かつまた語ステータスユニット２４のレジスタ要素に対
するセッＩ−信号としてここで作用する。もしすべての
語がステータス「無効」を与えられるか、あるいはもし
出力信号ＣＭが特定の語に与えられるなら、関連する語
がメモリ回路中で支配される動作を見越して、この同じ
信号はステータスを「無効」に変えるのに使うことがで
きる。「有効」語（Ｖ−１）に対してＣＭ＝１であり、
それに対し一致信号は蓄積され（ＭＡ＝１）　、あるい
は「無効」語（Ｖ＝Ｏ）に対し、異なった内容が与えら
れる（ＷＦＰ＝１）。

ＣＭ＝１である語がすでに読出されているかそうでない
か、あるいはいくつかの他のやり方で処理されているか
の注意を保持するために、信号ＣＭは語続出し指示レジ
スタタ２５に供給される。

この語続出し指示レジスタは多数の論理回路と制御回路
に関する限り一致語が続出された場合に信号りを発出す
るレジスタ要素を具えている。語続出し指示レジスタユ
ニット２５の出力信号はＶＭ。

−ＣＭ・　（Ｄ＋ＳＲＲ＋ＲＮ）によってプール形式で
表わすことができ、ここでレジスタ要素は信号Ｆ１・　
（ＳＲＲ＋ＲＮ）によってＤ＝１にされ、そして信号σ
Ｍ＋ＳＲＲ＋ＲＮによってＤ＝Ｏにリセットされる。換
言すれば、もし関連する語に対し何の読出し指令も存在
しないと（ＳＲＲ十ＲＮ＝Ｏ）、各ケースでＤ＝１およ
びＶＭｉ・ＣＭである。もし読出し指令がそのあとで与
えられると（ＳＲＲ−１−ＲＮ＝１）　、信号ＣＭは不
変のままであり、そしてこれと共に信号ＶＭｉもそうで
ある。

しかし関連する語が選択されかつ読出すことができる（
Ｆ１＝１）や否や（これは読出し指令が制御回路に対し
て完了することを意味する）、Ｄ＝１およびＶＭｉ＝０
である。従って語続出し指示レジスタユニット２５によ
って与えられた信号■Ｍ＝１は信号ＣＭ＝１とほぼ同じ
意味を有し、これは−成語が選択され、そして選択信号
が関連するメモリ回路に供給されるや否やＶＭｉは０に
なると言う理解に基いてである。

信号ＣＭと信号ＶＭｉの双方は語選択回路２６に供給さ
れる。この回路は出力信号Ｆ　１　＝ＣＭ・ＷＰ＋ＶＭ
ｉ　　・ｐ、を伝える。指令ＳＲＲ，ＲＮあるいはＷＦ
Ｐに対しくここでＶＭｉ＝１である）、信号Ｆ１はノア
ゲート２７を介してＦＥＴ２Ｂのブロッキングを実行し
、そしてワードラインＭＷＬｌ上の論理レベルは「１」
となる。選択信号はこのように指示されたメモリ回路に
供給されるだけであるから、すべての他のワードライン
ＭＷＬ２−１６の論理レベルは「０」にならなければな
らない。このことは連続する信号（ｒｕｎｎｉｎｇ　ｓ
ｉｇｎａｌ）Ｐ８によって保証され、これは個々の制御
サブ回路の語選択回路２６を連続的に解放し、そしてシ
ーケンスがワードラインの活性化で得られるようなやり
方にこのことは行なわれる。第１ワードラインの活性化
に対してＰｉ＝１である。もしＦ−１なら、その結果、
選択信号はワードラインＭＷＬ１を通して送ることがで
きる。次のサイクルにおける第２ワードラインＭＷＬ２
の活性化のための信号Ｐ２は信号ＶＭｉ＝Ｏによって直
ちにＰ２＝１となる。もし次のサイクルにおいて制御回
路２２−２で信号Ｆ２が１に等しくなるなら、その結果
、選択信号はワードラインＭＷＬ２を介して送ることが
でき、そこで信号ＶＭ３は第３ワードラインＭＷＬ３の
活性化に対して信号ＰｉをＰ。

＝１に同時にすることが可能等々である。各ケースでＰ
ｉ＋１＝７・ＶＭｉである。もし指令ＷＰが与えられ、
これが並列語（ｐａｒａｌｌｅｌ　ｗｏｒｄｓ）が読込
み動作に対しメモリ回路中で指示されねばならぬことを
意味するなら、すべてのワードラインの論理レベルは「
１」に保たれ、少なくともＣＭ＝１である語に対してそ
うでな（ではならぬ。制御回路において、すべての関連
する信号はＦ、＝１となる。もし何の指令も実行されな
いと、すべてのＦ、は常に０に留まり、関連するワード
ライン上の論理レベルは「０」に留まる。信号Ｆｉはさ
らに時間制御ユニット２１に供給されるのみであり、こ
れはこれらの信号から既に述べられた信号ＲＥＳ　Ｉを
導く。信号ＲＥＳ　Ｉはワードラインを介して論理レベ
ルの変化の形での信号の輸送を許容するために、Ｍライ
ンとＣラインのケースと同様にワードラインのアクセス
可能性に対する同じ機能を有している。

既に述べたように、制御サブ回路中の語選択回路２６は
２つの論理木構造に集積される。信号■Ｍ１．．Ｉ６は
第１論理木構造に供給される。この木構造の出力信号は ＴＭ＝　　Σ　ＶＭｉ によってプール形式に表わすことができる。この信号Ｔ
Ｍは、一致信号がＭチップあるいはＭチップの行中の少
なくとも１つの１６語に対して与えられていることを示
している。一定の順序で、一致信号が与えられている語
を指示するために、引続くサイクルですべての選択信号
がまた発生されない限り、信号ＴＭは１に等しいままで
ある。信号ＴＭは外部プロセッサにモード信号を導くの
に使用され、特にＲＮ指令のような指令はＴＭ＝０にな
るまで連続して与えることができる。

信号ＶＭｉ、、とは別に、信号Ｐ１はまた第２論理木構
造に供給されている。１つのＭチップあるいはＭチップ
の１行が使用されるだけならば、信号Ｐ１は値「１」に
固定的にセットされる。Ｍチップのいくつかの行が使用
され、従ってＣチップの列が使用される場合に、第２木
構造に対する信号ＰＩの重要性は明らかになる。すでに
述べたように、信号Ｐｉは制御サブ回路の連続語選択回
路を解放する伝搬信号としてまた作用する。第２編埋木
構造の出力信号は、 によってプール形式で表わされ、そして一致信号がＭチ
ップあるいはＭチップの行中の少なくとも２つの１６語
に対して与えられているか、あるいは、もしＣチップの
列が存在するなら、一致信号が最後に調べられたＭチッ
プあるいはＭチップの行中の少なくとも１つの１６語に
対して与えられており、かつ一致信号が先行するＭチッ
プあるいはＭチップの行中の少なくとも１つの語に対し
てまた与えられていることを示している。Ｃチップの列
に対して、ノア機能は各Ｃチップに対して得られた信号
ＳＭ／ＭＭから取られべきである。このノア機能は各Ｃ
チップに対して得られたこれらのＳＭ／ＭＭ信号の各々
を第２木構造に属する適当なＦＥＴに供給することによ
り達成でき、ここでこれらのＦＥＴのソースは相互接続
され、従ってここでまた結線論理機能が作られている。

この結線論理機能によって発出された信号ＳＭ／ＭＭ’
および制御回路のすべての列に対するＳＭ／ＭＭ信号は
外部プロセンサにまた供給され、かつメモリ中のいくつ
かの語が続出されるかあるいはいくつかの他のやり方で
処理されされるかどうかを留意するに役立っている。

語選択回路の論理回路によって形成された伝搬線は（そ
れによって信号Ｐｉ。１＝Ｐ８・ＶＭｉが得られている
のだが）、双方の木構造に集積されている。伝搬線を有
するこれらの木構造の実施例は第５図および第６図に示
されている。

第１木構造は第５図に示され、垂直破線の左には語選択
回路に組込まれた伝搬線を形成する部分が示されている
。各語選択回路に対し木構造にインバータとノアゲート
が存在する。ノアゲートの出力は常にＰｉ。、＝Ｐ８・
ＶＭｉ・ＭＲである。

従ってＰｉに対する伝搬線は、伝搬線を正しい時間間隔
で解放できるために、時間制御ユニットから到来する信
号ＭＲによってなおキーされている。

信号ＭＲを別にして、信号Ｐｉは関係式Ｐｉ。、＝Ｐｉ
・ＶＭｉに従ってそれ自身全く直列に伝搬できる。しか
し時間は信号Ｐｉならびに信号ＰｉとＰＩ３を４つの信
号ＶＭｉとＰｉの群から直接導くことにより得られてい
る。この目的で、問題となっている実施例では４つの信
号ＶＭｉの各群に対して別のノアゲートが存在し、これ
は信号ＶＭＡ、ＶＭＢ、ＶＭＣおよびＶＭＤをそれぞれ
発出する。

一方では、これらの４つの信号は最後のノアゲートとイ
ンバータによって信号ＴＭに結合され、これはこの目的
でプール形式で表わされた伝達関数を満足し、他方では
、ナントゲートとインバータを介して信号Ｐ６．Ｐｉお
よびｐＨをそれぞれ導くのに使用され、この信号は伝搬
線の関連するセクションの人力に直接供給される。

第２木構造は第６図に示され、その構造に関する限りこ
れは第１木構造に非常に似ている。垂直破線の左のセク
ションは第５図の垂直破線の左側の第１木構造の同じ部
分によって形成されている。

ここでまた、最後に得られる信号ＳＭ／ＭＭは中間ステ
ップを介して導かれ、ここで信号ＳＭＡ、ＳＭＢ、ＳＭ
ＣおよびＳＭＤがまず得られている。

出力信号Ｓ　Ｍ　／　Ｍ　Ｍはプール形式で表わされた
上述の伝達関数を完全に満足している。

もしＭチップのいくつかの列が存在し、従ってＣチップ
の列が存在するなら、第１木構造は種々のＣチップに供
給されるべきである。各Ｃチップ上のノアゲートとオア
ゲートによって形成された固定結合回路を適用し、Ｃチ
ップの間に外部結線を単に導入することにより各Ｃチッ
プに存在する第１木構造から信号ＴＭ、を結合し、かつ
これをＣチップの任意の長さの列に行ないそして再び木
構造に従って行なうことは可能であると分かる。

この結合可能性は４つのＣチップの一群に対してまず述
べられよう。

第７図にはＣチップＣＩ、Ｃ２，Ｃ３およびＣ４に適用
される固定結合回路が２９−１．２９−２．２９−３お
よび２９−４によって示され、各結合回路は、４つの入
力を持つノアゲート３０とこれもまた４つの入力を持つ
オアゲート３１を具え、その３つはノアゲート３０のそ
れと同じである。その上、信号ＴＭ、の供給および除去
のための導体が存在する。この目的で結合回路に存在す
る導体をチップＣのオアゲートと外部的に接続すること
により、各木構造のＣチップＣ１−Ｃ４でＣＩの第１木
構造は規定された一定値Ｐｉで供給され、チップＣ２，
Ｃ３およびＣ４に対する値Ｐ１、すなわちＰ　ＣＺ＋　
　Ｐ　Ｃ：ｌおよびＰ。４は結合回路２９−２．２９−
３および２９−４上のノアゲートから得られる。ここで
、Ｐ　ｃｚ＝ＴＭ＋、　　Ｐ　Ｃ３−ＴＭｌ　・ＴＭｚ
およびＰＣ，＝ＴＭ、・ＴＭｚ　−ＴＭ、である。従っ
て第１結合回路上のノアゲートとオアゲートは４つのＣ
チップに対する信号ＴＭ、の結合に使用されない。

しかしこれらは、もし信号ＴＭ、が４つのＣチップのい
くつかの群に結合されるなら使うことができる。そのよ
うな状況は第８図に示されている。

第８図は６４のＣチップＣＩ、Ｃ２，−・Ｃ６４に基い
ており、これは第７図によって上に説明された状態で毎
回筒ルベルにおいて４つのＣチップの１６群に結合され
ている。この群は３１−１゜３に２．−・−，３−１６
で示されている。従って１６の出力信号 を与える６４の結合回路２９−１．２９−２．−−−。

２９−６４が存在する。これらの信号は第２レベルで４
つの４群（１６結合回路）、すなわち３２−１，３２−
２．３２−３および３２−４に供給される。４つの結合
回路のこれらの４群の出力信号は である。これらの４つの信号は順次４つの結合回路の１
つの群、すなわち回路３３に供給される。

値Ｐｉは各Ｃチップ上の伝搬線に供給されなくてはなら
ない。４つのＣチップの各群に対して、値ＰｉＣ＝ＰＣ
，：第７図）のみが４つの１群から第１Ｃチツプに供給
される必要がある。第７図から分かるように、４つの１
群からの他のＣチップ上の伝搬線に対する値Ｐ＋　　（
＝ＰＣ２，ＰＣ：１１ＰＣ４：第７図）は関連する４つ
のＣチップ上の４つの結合回路の群に発生される。第８
図のまさにその第１Ｃチツプ上の伝搬線に対する値Ｐ１
は、原理上、群３３．３２−１および３１−１の第１結
合回路のノアゲートを介して供給され、Ｐｌのこの値は
固定されているから、これはまさにその第１Ｃチツプ上
の伝搬線にさらに容易に直接供給できる。４つのＣチッ
プの各群に対して４つの１群の第１Ｃチツプ上の伝搬線
に対するＰｉの値は、その前に位置しているＣチップ上
の伝搬線の反転されたＴＭ、値のプール積によって形成
されているから、Ｐｉのこの値はこれらのＣチップＴＭ
、値の結合から得られる。従って、例えば、回路３２−
１は値 正＋１ を回路３１−２．３１−３および３１−４に与え、そし
て回路３３は値 を回路３２−２．３２−３および３２−４に与える。

上のことから、結合回路のすべての論理要素が使用され
ないことが分かる。結合回路は、回路３２−１．３２−
２．３２−３．３２−４および３３が第ルベルの結合回
路上の使われてない要素ですべて構成できるように設計
されている。結合回路上のノアゲートについて、４つの
結合回路の各群の最後の３つのノアゲートのみが使われ
、従って最初のものがなお利用可能である結合回路上の
オアゲートについて、４つの結合回路の各群の最後のも
ののオアゲートのみが使われ、他のものは従ってなお利
用可能である。

レベル２では、回路３２−１．３２−２．３２−３およ
び３２−４の第２．第３．第４ノアゲートはＣチップ５
．９，１３；２１．２５，２９ｉ３７．４１．４５およ
び５３，５７．６１上の結合回路のノアゲートによって
置換えられる。レベル３では、回路３３の第２．第３．
第４ノアゲートはＣチップ１７．３３および４９上の結
合回路のノアゲートによって置換えられる。さらに、レ
ベル２に対して回路３２−１．３２−２．３２−３およ
び３２−４の第４オアゲートはＣチップ１３，２９．４
５および６１上の結合回路のオアゲートによって置換え
られる。レベル３では、回路３３の第４オアゲートはＣ
チップ４つ上の結合回路のオアゲートによって置換えら
れる。

一般的に言って、４つの結合回路の第ｎ番目のノアゲー
トはレベルＭで階数（ｎ−１＋４ｈ）・４’−’＋１を
持つＣチップ上の結合回路のノアゲートによって置換で
き、ここでｎ＝２．３，４゜およびＭ＝１．２．−１で
あり、一方に＝０．１゜−・−１であり、かつこれはそ
のノアゲートが置換されねばならぬ特定レベル内にある
４つの結合回路の群の数を示している。一般的に言って
、一群の４つの結合回路の各第４オアゲートはレベルＭ
において階数（３＋４ｋ）　　・４１４−’＋１を持つ
Ｃチップ上の結合回路のオアゲートによって置換できる
ことはまた真であり、ここでＭ＝１．２．−。

であり、一方に＝０．１．−であり、かつこれはそのオ
アゲートが置換えられねばならぬ特定レベル内にある４
つの結合回路の群の数を示している。

この様にして、完全に完成した木構造は基本的に限定さ
れない数のＣチップの列で得るごとができ、これに対し
て要求されているすべてはＣチップの外部結線である。

そこで得られたＯＭ倍信号重要性は、原理的には、１つ
の単−Ｃチップが使用される場合のＴＭのそれと同じで
ある。

ここで与えられた実施例では、木構造は５つのレベルを
具え、しかしその２つのだけが各第１木構造に対するＣ
チップで実現され、３つは６４のＣチップの外部結線に
よって実現される。

この木構造の使用によって得た時間を決めるために、最
悪ケース状態から開始する必要があり、ここで第１一致
信号はメモリ内の最後の語に対して得られている。信号
Ｔ　Ｍ　Ｈを得るために２つのレベルが第１木構造を通
過し、信号ＯＭを得るために他の３つのレベルが６４の
Ｃチップの外部結線を介して通過している。従ってこれ
は全体で５レベルを表わしている。しかし必要な信号Ｐ
はまた４レベルを通過せねばならぬが、しかしそれは反
対方向である。木構造中の全遅延は従ってレベル毎に９
ユニツト遅延である。

もし４″語がメモリ中に蓄積できるなら、信号ＯＭを得
るために通過せねばならぬレベルの数はｎに等しく、信
号Ｐは他のｎ−ルベルを通過するから、全遅延は２ｎ−
１ユニツト遅延となる。

伝搬線の完全に直列なバージョンでは遅延は４″である
。使用された木構造を持つ伝搬線の速度は従ってかなり
大きい。

（要　約） 語構成連想メモリについて説明されている。情報はメモ
リ回路に蓄積され、その各々はそれぞれいくつかの情報
ビットのいくつかの語位置セクションを具えている。メ
モリ回路は１つまたはそれ以上のメモリ回路のいくつか
の列あるいは１つまたはそれ以上のメモリ回路のい（つ
かの行に配列されている。もしいくつかの列が存在する
なら、探索終了信号および読出し終了信号それぞれを全
体化する（ｇｌｏｂａｌｉｓｅ）ために第１　（Ｍ）ラ
インを介して、そしてそれぞれ選択終端信号を転送しか
つ遮断信号を全体化するために第２（Ｃ）ラインを介し
て各行に対しハンドシェークが維持されている。もしい
くつかの行が存在するなら、信号「少なくとも１語位置
は一致を示す」および信号「少な（とも２語位置は一致
を示す」を加速された率でそれぞれ形成するために備え
られた２つの木構造を持つ等しい数の制御回路が存在す
る。

【図面の簡単な説明】

第１図は語構成連想メモリの一般的描写を与え、第２図
は回路を示し、それに基いてメモリ回路と制御回路の間
の時間制御信号の交換が説明され、第３図は第２図に例
示された回路の動作を説明するいくつかの線図を示し、 第４図は制御回路の一部分を示し、 第５図は第１木構造の実施例を示し、 第６図は第２木構造の実施例を示し、 第７図は木構造の実現に必要な外部結線を持つ４つのＣ
チップに対する特定回路を示し、第８図はもしＣチップ
の長い列が存在する場合の第７図に例示された特定回路
の結合を図式的に示している。 １・・・集積メモリ回路 ２・・・マスクレジスタ ３・・・情報マルチプレクサ ４・・・双方向情報ライン ５・・・制御回路 ６．７・・・Ｍチップ ８・・・Ｃチップ ９・・・ＰＨＩライン １０・・・Ｍライン １１・・・Ｃライン １２．１３・・・抵抗 １４・・・インバータ １５・・・ノアゲート １６．１７．１Ｂ、１９．２０・・・ＦＥＴ２１・・・
時間制御ユニット ２２−１〜２２−１６・・・制御サブ回路２３・・・一
致レジスタユニット ２４・・・語ステータスレジスタユニット２５・・・語
続出し指示レジスタユニット２６・・・語選択回路 ２７・・・ノアゲート ２８・・・ＦＥＴ ２９−１〜２９−４・・・固定結合回路３０・・・ノア
ゲート ３１−１〜３１−１６・・・回路 ３２−１〜３２−４・・・結合回路 ３３・・・回路 特許出願人　　　エヌ・ベー・フィリップス・フルーイ
ランベンファブリケン 彎１１１ Ｃフ コ、

Claims (1)

1. 【特許請求の範囲】 １、一連の集積メモリ回路を具える語構成連想メモリで
   あって、これはマスクされたキーワードと比較できる対
   応語位置セクションおよびクロック信号（ＰＨＩ）を各
   メモリ回路に供給する個別の集積制御回路によって語位
   置を規定し、各語位置に対するマスクされたキーワード
   の比較によって語位置セクションを具えるメモリ回路か
   ら得られた一致信号を受信し、かつそこで語位置を指示
   し、その内容が特定コード信号によって決定された操作
   に支配されている上述のメモリ回路に選択信号を供給す
   るために、一致信号がいくつかの語位置から受信される
   場合にこれらの操作の処理の特定のシーケンスに考慮が
   払われているものにおいて、 第１信号線（Ｍライン）が存在し、これは クロック信号（ＰＨＩ）による活性化のあと、かつ上述
   の一致信号が次の制御回路に供給されるや否や、関連す
   るメモリ回路に局部探索終了信号を形成する手段を備え
   、そのあとこれらの局部探索終了信号に基いて一般探索
   終了信号が得られ、これは制御回路に供給され、第２信
   号線（Ｃライン）が存在し、これは 一般探索終了信号の受信のあと、かつ上述の選択信号が
   次いで関連するメモリ回路に供給されるや否や、制御回
   路から関連するメモリ回路に選択終了信号を供給する手
   段を備え、第１信号線（Ｍライン）は、メモリ回路に よる選択終了信号の受信のあと、かつ選択信号によって
   指示された語位置の内容が特定コード信号に基いて処理
   されるや否や、関連するメモリ回路から制御回路に一般
   読取り終了信号を供給する手段をまた備え、 第２信号線（Ｃライン）は、制御回路によ る一般読取り終了信号の受信のあと、一般遮断信号が関
   連するメモリ回路から第２信号線をその元の信号レベル
   に回復する状態にそれをもたらす手段をまた備え、その
   あとクロック信号（ＰＨＩ）によって開始されたサイク
   ルが終了すること、 を特徴とする語構成連想メモリ。 ２、第１および第２信号線（それぞれＭラインおよびＣ
   ライン）中の手段は第１および第２結線論理機能を構成
   し、従って最後に発生された局部探索信号の形成後に得
   られた一般探索終了信号は選択終了信号を輸送する第２
   信号線（Ｃライン）を解放し、局部読取り終了信号によ
   って指示される関連するメモリ回路の内容がそこで読出
   されたあと、第１の形成された局部読取り終了信号で得
   られた一般読取り終了信号は第２信号線（Ｃライン）を
   解放し、そのあと、局部読取り信号形成のあと、第２信
   号線に置かれている最後の局部遮断信号のあとで得られ
   た信号の一般遮断のあとで対応局部遮断信号が関連する
   メモリ回路で得られることを特徴とする特許請求の範囲
   第１項に記載の語構成連想メモリ。 ３、一連の集積メモリ回路を備える語構成連想メモリで
   あって、これはマスクされたキーワードと比較できる対
   応語位置セクションおよびクロック信号（ＰＨＩ）を各
   メモリ回路に供給する個別の集積制御回路によって語位
   置を規定し、各語位置に対するマスクされたキーワード
   の比較によって語位置セクションを具えるメモリ回路か
   ら得られた一致信号を受信し、かつそこで語位置を指示
   し、その内容が特定コード信号によって決定された操作
   に支配されている上述のメモリ回路に選択信号を供給す
   るために、一致信号がいくつかの語位置から受信される
   場合にこれらの操作の処理の特定のシーケンスに考慮が
   払われているものにおいて、 制御回路が第１論理木構造を備え、それに 入力信号（ＶＭ＿ｉ、ｉ＝１、２、・・・、ｎ）が供給
   され、これは一群のｎ個の語位置セクションから各語位
   置セクションに対して得られた一致信号に対応し、かつ
   その出力信号はＴＭ＝ ▲数式、化学式、表等があります▼ＶＭ＿ｉによってブ
   ール形式で表わすことができ、かつｎ個の語位置セクシ
   ョンの群からの少なくとも１個の語位置セクションが所
   与のマスクされたキーワードに対応することを指示し、
   そして第１論理木構造ならびに入力信号（Ｐ）について
   同じ入力信号が供給される第２論理木構造を備え、これ
   はメモリ中のｎ個の語位置セクションの群に先行する少
   なくとも１個の語位置セクションが所与のマスクされた
   キーワードに対応し、その出力信号が ▲数式、化学式、表等があります▼ によってブール形式で表わすことができ、かつ調べられ
   た全ての語位置セクションからの少なくとも２個の語位
   置セクションが所与のマスクされたキーワードに対応す
   ることを指示することを特徴とする語構成連想メモリ。 ４、連続する入力信号ＶＭ＿ｉはグループで一緒にとら
   れかつ第１ゲート回路に供給され、そのあとこれらの第
   １ゲート回路の出力信号はグループで一緒にとられかつ
   第２ゲート回路に供給され、そして第１論理木構造の頂
   上に達し、かつ信号ＴＭが得られるまで同様に続けられ
   、さらに第１ゲート回路の各出力信号は上記の入力信号
   Ｐと一緒にとられかつ第３ゲート回路に供給され、その
   あとでこれらの第３ゲート回路の出力信号は選択信号を
   発生する制御回路中で語選択回路の連続活性化のために
   セクションに分割された伝搬線の入力信号として作用し
   、該セクションはそれらの長さについて入力信号ＶＭ＿
   ｉのグループ状分割に対応することを特徴とする特許請
   求の範囲第３項に記載の語構成連想メモリ。 ５、連続する入力信号ＶＭ＿ｉの各々は入力信号ＶＭ＿
   ｉ＿−＿１と伝搬線にあらかじめ発生された信号Ｐ＿ｉ
   ＿−＿１によって決められた伝搬線中に発生された対応
   信号Ｐ＿ｉと一緒にとられかつ第４ゲート回路に供給さ
   れ、その出力信号はグループで一緒にとられかつ第５ゲ
   ート回路に供給され、そのあとこれらの第５ゲート回路
   の出力信号はグループで再び一緒にとられかつ第６ゲー
   ト回路に供給され、第２論理木構造の頂上に達し、かつ
   信号ＳＭ／ＭＭが得られるまでのことが続くことを特徴
   とする特許請求の範囲第４項に記載の語構成連想メモリ
   。 ６、語構成メモリのいくつかの行とこれらと一緒に動作
   する制御回路の列を具える特許請求の範囲第３項ないし
   第５項のいずれか１つに記載の語構成連想メモリにおい
   て、 各制御回路は結合回路を備え、ここでｋ個 の結合回路は信号ＴＭ＿ｍ＿＋＿１、Ｔ＿ｍ＿＋＿２、
   ・・・、ＴＭ＿ｍ＿＋＿ｋから信号▲数式、化学式、表
   等があります▼ＴＭ＿ｉが導かれることにより毎回グル
   ープに結合され、該信号はｋ個の結合回路の他の同一の
   グループから得られたｋ−１個の対応する出力信号と一
   緒にとられかつｋ個の結合回路の新しい同一のグループ
   に供給され、そのあとこれらの新しいグループの出力信
   号は同様に一緒にとられかつｋ個の結合回路の別のグル
   ープに供給され、得られた木構造の頂上に達しかつ信号
   ＯＭ▲数式、化学式、表等があります▼ＴＭ＿ｉが得ら
   れるまで続けられ、ここでｓは列中の制御回路の数であ
   り、 さらにＰの初期値から開始する木構造の頂 上より戻って木構造に位置する先行グループに対する対
   応するＰ信号が毎回与えられ、そして各制御回路に対し
   存在する論理木構造の開始信号Ｐ＿１が与えられるまで
   これを継続し、ここでＰ信号の各々は▲数式、化学式、
   表等があります▼によ って表わすことができ、ｒは関連する制御回路の階数で
   あること、 を特徴とする語構成連想メモリ。 ７、各結合回路は、木構造の頂上の方向に信号を与える
   第１ゲート回路と、木構造の底部の方向に信号を与える
   第２ゲート回路を具え、４つの結合回路のグループが毎
   回形成され、ここで木構造においてレベルＭにおけるグ
   ループの第４結合回路に対し第１ゲート回路は階数（３
   ＋４ｋ）・４＾Ｍ＾−＾１＋１を持つ制御回路の結合回
   路からとられ、ここでＭ＝１、２、・・・・・であり、
   一方にｋ＝０、１、・・・は特定レベル内の４つの結合
   回路のグループの階数を示し、さらにここで階数（ｎ−
   １＋４ｋ）・２＾Ｍ＾−＾１＋１を持つ制御回路中の結
   合回路の第２ゲート回路は、第２ゲート回路に対する木
   構造のレベルＭにおけるグループのｎ番目（ｎ＝２か３
   か４）の結合回路からとられること、 を特徴とする特許請求の範囲第６項に記載の語構成連想
   メモリ。 ８、結線ノア機能が存在し、それにより全システムで有
   効なＳＳ／ＭＭ′信号が各制御回路に対し得られた２つ
   の木構造（ＳＭ／ＭＭ）の出力信号から得られることを
   特徴とする特許請求の範囲第６項に記載の語構成連想メ
   モリ。