JPS6219120B2 - - Google Patents

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JPS6219120B2
JPS6219120B2 JP55011223A JP1122380A JPS6219120B2 JP S6219120 B2 JPS6219120 B2 JP S6219120B2 JP 55011223 A JP55011223 A JP 55011223A JP 1122380 A JP1122380 A JP 1122380A JP S6219120 B2 JPS6219120 B2 JP S6219120B2
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JP
Japan
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address
time slot
memory
time
conversion
Prior art date
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Expired
Application number
JP55011223A
Other languages
Japanese (ja)
Other versions
JPS56109091A (en
Inventor
Juji Kubota
Kuniaki Kihara
Takeshi Kakino
Masaki Kobayashi
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Nippon Telegraph and Telephone Corp
Original Assignee
Nippon Telegraph and Telephone Corp
Nippon Electric Co Ltd
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Publication date
Application filed by Nippon Telegraph and Telephone Corp, Nippon Electric Co Ltd filed Critical Nippon Telegraph and Telephone Corp
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    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04QSELECTING
    • H04Q11/00Selecting arrangements for multiplex systems
    • H04Q11/04Selecting arrangements for multiplex systems for time-division multiplexing

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Time-Division Multiplex Systems (AREA)
  • Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)

Description

【発明の詳細な説明】 本発明はデイジタルデータ網におけるタイムス
ロツト入替方式に関する。
DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a time slot replacement system in a digital data network.

一般に、エンベロープ形式を有する信号(符号
ワード)は、フレーム信号用の1ビツトのフレー
ムビツトFと、データ信号に用いられる6又は8
ビツトからなるデータビツトと、ステータス信号
に用いられる1ビツトのステータスビツトSの計
8または10ビツト構成されている。
Generally, a signal (code word) having an envelope format consists of one frame bit F for a frame signal and six or eight bits F for a data signal.
It consists of a total of 8 or 10 bits, including data bits consisting of bits and 1 status bit S used as a status signal.

従来、この種のエンベロープ信号を扱う回線の
変換は、第1図に示すようなタイムスロツト入替
装置により行なわれている。図において、このタ
イムスロツト入替装置は、各々の通信路に接続さ
れ、各通信路のエンベロープ信号を受ける入力端
子1−1〜1−Nと、直列並列変換回路2と、並
列データ信号を一時蓄えるバツフアメモリ3およ
び5と、レジスタ4と、並列直列変換回路6と、
アドレス切替回路7および8と、変換すべき回線
に対応したバツフアメモリのアドレスを記憶する
保持メモリ9と、アドレス発生回路10と、直列
データ信号の出力端子11−1〜11−Nとから
構成されている。
Conventionally, line conversion for handling this type of envelope signal has been carried out by a time slot switching device as shown in FIG. In the figure, this time slot switching device includes input terminals 1-1 to 1-N that are connected to each communication path and receive envelope signals of each communication path, a serial-to-parallel conversion circuit 2, and a circuit that temporarily stores parallel data signals. Buffer memories 3 and 5, register 4, parallel-serial conversion circuit 6,
It consists of address switching circuits 7 and 8, a holding memory 9 that stores the buffer memory address corresponding to the line to be converted, an address generation circuit 10, and output terminals 11-1 to 11-N for serial data signals. There is.

第1図の構成の動作を、第2図のタイムチヤー
トを用いて説明する。
The operation of the configuration shown in FIG. 1 will be explained using the time chart shown in FIG.

端子1−1〜1−Nに与えられた直列のNチヤ
ンネルのデータの第1チヤンネルのデータ(第2
図a)は、第1のアドレス発生回路10からのチ
ヤンネル対応のアドレス1(第2図b)に応じて
直列並列変換回路2において並列データF1〜S1
(第2図C)に変換される。すなわち、この直並
列変換回路2は1エンベロープすなわちフレーム
ビツトF〜ステータスビツトSまでの単位で直並
列変換する。このチヤンネル対応のアドレス1は
選択信号(第2図d)に応答するアドレス切換回
路7を介して供給される。前述の並列データは
(F1〜S1)はチヤンネル対応アドレスおよび書込
み信号(第2図e)によりバツフアメモリ3に書
込まれる。保持メモリ9の第1および第2の記憶
エリア91および92には、バツフアメモリ3の
読出しアドレスおよび変換すべきチヤンネルに対
応するバツフアメモリ5のアドレスが記憶されて
いる。このメモリ9の内容は第2のアドレス発生
回路10からのアドレスにより読出されてアドレ
ス切換回路7および8に供給される(ここで、記
憶エリア91および92から読出されたアドレス
をそれぞれ1および2とする)。切換回路7に供
給されたアドレス1(第2図h)は選択信号の
“0”で選択されてバツフアメモリ3に読出しア
ドレスとして供給され、これによりバツフアメモ
リから並列データが読出される。バツフアメモリ
3のアドレス1から読出された並列データF1
S1はレジスタ4にクロツク(第2図f)により一
時格納される。このレジスタ4の出力F1〜S1
切換回路8から供給されたアドレス変換されたチ
ヤンネルアドレス2によりバツフアメモリ5に書
込みパルス(第2図g)に応答して書込まれる。
なお、バツフアメモリ5のアドレス2に格納され
たデータF1〜S1は次のエンペーロープのチヤン
ネル対応アドレス2(第2図b)により読出され
て、並列直列(P/S)変換回路に与えられ、こ
こで読出された並列データF1〜S1は直列データ
に変換される。すなわち、チヤンネル1とチヤン
ネル2とが変換されたことになる。しかしなが
ら、このようなタイムスロツト入替装置において
は、保持メモリ9は第1図に示されるように、ア
ドレス発生回路10に接続されており、アドレス
発生回路10で発生されるアドレスにより保持メ
モリ9の内容が遂次呼み出され、バツフアメモリ
3および5に供給されている。ここで保持メモリ
9の内容を変更する場合、変更しようとする保持
メモリ9の所望のアドレス位置に変更内容を書込
むことにより行うが上述したように、保持メモリ
9はタイムスロツト入替えのためにアドレス発生
回路によりアドレスされているため、アドレス発
生回路10を切離して保持メモリ9に所望のアド
レスを加える必要がある。この結果、アドレス発
生回路10を基にしたタイムスロツト変換動作が
中断される。また、試験等のために保持メモリ9
の記憶アドレスを読み出そうとする場合にもアド
レス変更の場合と同様にタイムスロツト入替動作
が中断される。
The data of the first channel (the second
Figure a) shows how parallel data F 1 to S 1 are generated in the serial-to-parallel conversion circuit 2 according to the channel-corresponding address 1 from the first address generation circuit 10 (Figure 2 b).
(Figure 2C). That is, the serial/parallel conversion circuit 2 performs serial/parallel conversion in units of one envelope, that is, frame bits F to status bits S. Address 1 corresponding to this channel is supplied via an address switching circuit 7 responsive to a selection signal (FIG. 2d). The above-mentioned parallel data (F 1 to S 1 ) are written into the buffer memory 3 using channel-corresponding addresses and write signals (FIG. 2e). In the first and second storage areas 91 and 92 of the holding memory 9, the read address of the buffer memory 3 and the address of the buffer memory 5 corresponding to the channel to be converted are stored. The contents of this memory 9 are read out using the address from the second address generation circuit 10 and supplied to the address switching circuits 7 and 8 (here, the addresses read out from the storage areas 91 and 92 are designated as 1 and 2, respectively). do). Address 1 (FIG. 2h) supplied to the switching circuit 7 is selected by the selection signal "0" and supplied to the buffer memory 3 as a read address, thereby reading parallel data from the buffer memory. Parallel data F 1 read from address 1 of buffer memory 3
S1 is temporarily stored in register 4 by the clock (FIG. 2f). The outputs F 1 -S 1 of this register 4 are written into the buffer memory 5 by the converted channel address 2 supplied from the switching circuit 8 in response to a write pulse (FIG. 2g).
Note that the data F 1 to S 1 stored at address 2 of the buffer memory 5 is read out by the channel corresponding address 2 of the next envelope (FIG. 2b) and given to the parallel-serial (P/S) conversion circuit. The parallel data F 1 to S 1 read here are converted into serial data. In other words, channel 1 and channel 2 have been converted. However, in such a time slot switching device, the holding memory 9 is connected to an address generation circuit 10, as shown in FIG. are successively called and supplied to buffer memories 3 and 5. When changing the contents of the holding memory 9 here, it is done by writing the changed contents to the desired address position of the holding memory 9 to be changed. As mentioned above, the holding memory 9 is Since the addresses are addressed by the generation circuit, it is necessary to disconnect the address generation circuit 10 and add the desired address to the holding memory 9. As a result, the time slot conversion operation based on address generation circuit 10 is interrupted. In addition, the retention memory 9 is used for tests, etc.
When an attempt is made to read out a storage address, the time slot switching operation is also interrupted, as in the case of changing the address.

本発明の目的は上述の欠点を除去したタイムス
ロツト入替方式を提供することにある。
SUMMARY OF THE INVENTION An object of the present invention is to provide a time slot replacement system that eliminates the above-mentioned drawbacks.

次に本発明を図面を用いて詳細に説明する。 Next, the present invention will be explained in detail using the drawings.

第3図は、本発明の一実施例を示すブロツク図
である。図において、本発明の装置は、直列デー
タ信号の入力端子1−1〜1−Nと、時分割多重
化回路20と、直列並列変換回路2と、並列デー
タ信号を一時蓄えるバツフアメモリ3と、変換側
の並列データを蓄える為のバツフアメモリ5と、
並列直列変換用バツフアメモリ5−2と、時分割
分離化回路14と、アドレス切替回路8および1
1と、タイムスロツト変換メモリ13と、アドレ
ス発生回路10と、直列データ信号の出力端子1
2−1〜12−Nと、タイムスロツト変換メモリ
書き込みデータ入力端子15と、アドレス入力端
子16とから構成されている。
FIG. 3 is a block diagram showing one embodiment of the present invention. In the figure, the apparatus of the present invention includes input terminals 1-1 to 1-N for serial data signals, a time division multiplexing circuit 20, a serial-to-parallel converter circuit 2, a buffer memory 3 for temporarily storing parallel data signals, and a converter. a buffer memory 5 for storing parallel data on the side;
Buffer memory 5-2 for parallel-serial conversion, time division separation circuit 14, and address switching circuits 8 and 1
1, time slot conversion memory 13, address generation circuit 10, and serial data signal output terminal 1.
2-1 to 12-N, a time slot conversion memory write data input terminal 15, and an address input terminal 16.

次に第3図の構成により、入力端子1−1の信
号を出力端子12−Nに入替る動作を、第4図の
タイムチヤートを用いて説明する。
Next, the operation of switching the signal at the input terminal 1-1 to the output terminal 12-N using the configuration shown in FIG. 3 will be explained using the time chart shown in FIG. 4.

第4図1のような直列データ信号が入力端子1
−1〜1−12に与えられると、これらの入力信
号は時分割多重化回路20で入力信号の各ビツト
毎に時分割多重化される(第4図2)。尚、同図
の黒塗り部分が、入力端子1−1に加えられた直
列データ信号を示している。この多重化信号は直
列並列変換回路2に与えられ、ここで各チヤンネ
ル毎に並列データ信号に変換される。各チヤンネ
ルの並列データ信号は第4図3のT1(Fビツト
位置)時刻に、直列並列変換回路3からアドレス
発生回路10からのアドレスに基づいて読み出さ
れ、バツフアメモリ3に書き込まれる(第4図
4)。
The serial data signal as shown in Figure 41 is input to the input terminal 1.
-1 to 1-12, these input signals are time-division multiplexed by the time-division multiplexing circuit 20 for each bit of the input signal (FIG. 4, 2). Note that the black portion in the figure indicates the serial data signal applied to the input terminal 1-1. This multiplexed signal is applied to the serial/parallel conversion circuit 2, where it is converted into parallel data signals for each channel. The parallel data signal of each channel is read out from the serial/parallel conversion circuit 3 based on the address from the address generation circuit 10 at time T1 (F bit position) in FIG. Figure 4).

タイムスロツト変換メモリ13には、タイムス
ロツト入替を行うための変換先のアドレスが蓄え
られている。本例の場合には、タイムスロツト変
換メモリ13のアドレス1には変換先のアドレス
Nが蓄えられている。第4図5のT2(D0〜D5
ツト)時刻には、アドレス切替回路7は、制御信
号(第4図5)によりアドレス発生回路10の発
生アドレス(読出しアドレス)を選択しているの
で、タイムスロツト変換メモリ13およびバツフ
アメモリ3の内容はアドレス発生回路10からの
アドレスで同時に読み出される。また、この時、
アドレス切替回路8は、アドレス発生回路10の
アドレスからタイムスロツト変換メモリ13の出
力アドレスに切替えられているので、バツフアメ
モリ5には、タイムスロツト変換メモリ13から
の変換先アドレスが供給されている。従つて、入
力端子1−1の並列データ信号は、バツフアメモ
リ3から読み出されて(第4図6)タイムスロツ
ト変換メモリ13から読み出されたアドレスN
(第4図7)をアドレスとして、バツフアメモリ
5に書き込まれる。このバツフアメモリ5の内容
は第4図8のT3(Sビツト)時刻にアドレス発
生回路10からの発生アドレスにより順次読み出
されて(第4図9)並列直列変換用バツフアメモ
リ5−2の同一アドレスに蓄える。この並列直列
変換用バツフアメモリ5−2の内容はアドレス発
生回路10からのアドレスで順次読み出され、多
重化された直列データとして出力される(第4図
10)。この多重化データ信号は時分割分離化回
路14において分離され、第4図11に示すよう
な直列データ信号として出力端子12−Nに出力
される。以上のように、入力端子1−1に加えら
れた直列データ信号は、タイムスロツト入替され
て出力端子12−Nに出力される。
The time slot conversion memory 13 stores conversion destination addresses for time slot replacement. In this example, the address N of the conversion destination is stored at address 1 of the time slot conversion memory 13. At time T 2 (D 0 to D 5 bits) in FIG. 4, the address switching circuit 7 selects the generated address (read address) of the address generation circuit 10 by the control signal (FIG. 4, 5). Therefore, the contents of time slot conversion memory 13 and buffer memory 3 are simultaneously read out using the address from address generation circuit 10. Also, at this time,
Since the address switching circuit 8 is switched from the address of the address generation circuit 10 to the output address of the time slot conversion memory 13, the buffer memory 5 is supplied with the conversion destination address from the time slot conversion memory 13. Therefore, the parallel data signal at the input terminal 1-1 is read out from the buffer memory 3 (FIG. 4, 6) and is transferred to the address N read out from the time slot conversion memory 13.
(FIG. 4, 7) is used as the address and written into the buffer memory 5. The contents of this buffer memory 5 are sequentially read out by the addresses generated from the address generation circuit 10 at time T 3 (S bit) in FIG. Store in. The contents of this buffer memory 5-2 for parallel-to-serial conversion are sequentially read out using the addresses from the address generation circuit 10 and output as multiplexed serial data (FIG. 4, 10). This multiplexed data signal is separated in the time division demultiplexing circuit 14 and outputted to the output terminal 12-N as a serial data signal as shown in FIG. 11. As described above, the serial data signal applied to the input terminal 1-1 is outputted to the output terminal 12-N after the time slots are switched.

このとき、タイムスロツト変換メモリ13は、
第4図5のデータビツトに対応する時刻T2のみ
アドレス切替回路7により切替えられ内部アドレ
ス発生回路10の発生アドレスが加えられる。一
方、F・Sビツトに対応する時刻T1とT3には、
アドレス入力端子15からのアドレスが加えら
れ、データ入力端子16からのデータがタイムス
ロツト変換メモリ13に入力される。従つて、タ
イムスロツト入替動作を何ら中断することなくタ
イムスロツト変換メモリ13の内容を変更したり
読み出すことができる。
At this time, the time slot conversion memory 13 is
Only time T2 corresponding to the data bit in FIG. 4 is switched by the address switching circuit 7 and the address generated by the internal address generation circuit 10 is added. On the other hand, at times T 1 and T 3 corresponding to the F and S bits,
The address from the address input terminal 15 is added, and the data from the data input terminal 16 is input to the time slot conversion memory 13. Therefore, the contents of the time slot conversion memory 13 can be changed or read without interrupting the time slot exchange operation.

以上のように、本発明によるタイムスロツト入
替方式においては、タイムスロツト変換メモリに
与えるアドレスをエンベロープ形式を有する入力
データ信号のFビツト及びSビツト時間と、D0
〜D5までのデータ時間の両者の時間にアドレス
切替回路により切替えて、前者の時間をタイムス
ロツト変換メモリの書込・読み出し用に割当て、
後者の時間をタイムスロツト入替動作用に割り当
てることにより回線のタイムスロツト入替動作を
中断することなくタイムスロツト変換メモリの内
容を変更できる。
As described above, in the time slot switching method according to the present invention, the address given to the time slot conversion memory is determined by the F bit and S bit times of the input data signal having an envelope format, and D 0
The address switching circuit switches between the data times up to D5 and allocates the former time for writing and reading the time slot conversion memory.
By allocating the latter time for the time slot switching operation, the contents of the time slot conversion memory can be changed without interrupting the time slot switching operation of the line.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は従来のタイムスロツト入替方式を示す
ブロツク図、第2図a,a′〜iは第1図の構成の
動作を示すタイムチヤート、第3図は本発明の一
実施例を示すブロツク図および第4図1〜11は
第3図の動作を示すタイムチヤートである。
FIG. 1 is a block diagram showing a conventional time slot replacement system, FIG. 2 a, a' to i are time charts showing the operation of the configuration in FIG. 1, and FIG. 3 is a block diagram showing an embodiment of the present invention. 1 to 11 are time charts showing the operation of FIG. 3.

Claims (1)

【特許請求の範囲】[Claims] 1 複数のチヤンネルの各入力データ信号を構成
する複数の符号ワードの各々がフレームビツトと
複数のデータビツトとステータスビツトとから構
成される複数チヤンネル間の入力データ信号の入
替えを行うタイムスロツト入替方式において、タ
イムスロツト変換メモリと、アドレス発生回路
と、前記タイムスロツト変換メモリの内容を書換
えるためのアドレスを受けるアドレス入力端子と
を備え前記各符号ワードの期間を前記符号ワード
のフレームビツトに対応する第1の期間と前記ス
テータスビツトに対応する第2の期間と前記デー
タビツトに対応する第3の期間とに分割し、前記
タイムスロツト変換メモリに前記第3の期間の時
前記アドレス発生回路からのアドレスを供給する
ことにより前記各チヤンネルの中の少なくとも2
つのチヤンネル間の前記符号ワードに対するタイ
ムスロツトの入替を行ない、前記第1及び第2の
期間の時には前記アドレス入力端子からのアドレ
スを前記タイムスロツト変換メモリに供給するこ
とにより前記タイムスロツト変換メモリの内容を
書き換えることを特徴とするタイムスロツト入替
方式。
1. In a time slot swapping method for swapping input data signals between multiple channels, each of which includes a frame bit, a plurality of data bits, and a status bit, each of a plurality of code words constituting each input data signal of a plurality of channels. , a time slot conversion memory, an address generation circuit, and an address input terminal for receiving an address for rewriting the contents of the time slot conversion memory. 1 period, a second period corresponding to the status bit, and a third period corresponding to the data bit, and the address from the address generation circuit is stored in the time slot conversion memory during the third period. at least two of said channels by providing
The content of the time slot conversion memory is changed by exchanging the time slots for the code words between the two channels and supplying the address from the address input terminal to the time slot conversion memory during the first and second periods. A time slot replacement method characterized by rewriting the .
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